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请教几个FPGA的问题....请大家进来看看

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发表于 2013-1-11 09:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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第一:FPGA有复位引脚(RST)么?需要连接复位信号么?
5 e& A8 Q" ]5 r$ ~, Z第二:FPGA连接DDR2,要接到DQ信号上还是DQS信号上?还是说随便接IO就可以?
, a( j. C4 ?$ A/ |7 J0 ?/ ?6 M附上Cyclone IV引脚说明一份,请大家指导我一下..." S3 y- E* u. L
PCG-01008.pdf (172.89 KB, 下载次数: 28) 0 F0 D6 f- S0 W* h; O
也请和我一样不明白的朋友帮我顶起~~~
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发表于 2013-1-11 09:21 | 只看该作者
1.FPGA本身没有复位引脚,但内部系统需要复位引脚,因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。
3 y8 b. c4 [, Y$ \/ l! P$ D2.DDR2是不能随便接的,DQ和DQS都需要,是成组出现的。8位或16位DQ需要一个DQS。(数据线)

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发表于 2013-1-11 09:24 | 只看该作者
楼上仁兄解释1不敢苟同

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 楼主| 发表于 2013-1-11 09:54 | 只看该作者
popcup512j 发表于 2013-1-11 09:21 " Y6 f; j7 q" N3 {) f  |) T
1.FPGA本身没有复位引脚,但内部系统需要复位引脚,因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。 ...

+ b: a' Y. @) F# b+ I9 i$ V2 u$ U; x1、按照你的说法就是复位引脚没有专用的,自己指定就可以对吧?
. q) r' r3 K+ t4 k& |4 S2、DQ和DQS不能随便连接IO,要连接到专用的DQ、DQS功能引脚上对么?

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 楼主| 发表于 2013-1-11 09:55 | 只看该作者
xin_515 发表于 2013-1-11 09:24
/ y: a6 c0 [* |* C0 Z, F, T楼上仁兄解释1不敢苟同
! s, b" l# l: L% o! m" m
那请问你有什么不同的看法么?麻烦把你的想法也说出来供大家参考学习一下可以么

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发表于 2013-1-11 09:59 | 只看该作者
有看了看资料,我回答的第一点确实有些问题。
4 a, {  N* \/ q0 S想要FPGA本身重新加载的话需要控制DEV_CLRn引脚。* O4 x5 c( D7 [& b: c0 G' j/ \
因为长期用altera的官方配置电路,这部分没有深入研究。2 P1 g# n7 ~5 K3 n- e/ c; l
所以想当然回答了。

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xiaoyunvsmm + 5 谢过~~

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发表于 2013-1-11 10:02 | 只看该作者
本帖最后由 popcup512j 于 2013-1-11 10:11 编辑
/ }; ~& r& k$ F$ h2 [
xiaoyunvsmm 发表于 2013-1-11 09:54 % Z" \! B/ i( v( g4 Q2 I1 S; Z
1、按照你的说法就是复位引脚没有专用的,自己指定就可以对吧?
8 [: V' j( a- s, t5 G+ u% a2、DQ和DQS不能随便连接IO,要连接到专用 ...

) H; ~, i( K8 }
3 @' K6 h' i, h+ [! g* i如果说,不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。  h/ g+ [- Q; w9 y
如果复位的同时还要加载FPGA的硬件,那就需要控制配置部分电路,DEV_CLRn这个引脚。
' g  [, W5 s1 KDQ和DQS确实不能顺便接。最好还是能有project编译一下,看看能不能满足时序。

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 楼主| 发表于 2013-1-11 10:14 | 只看该作者
popcup512j 发表于 2013-1-11 10:02 0 _5 H4 x+ q0 a. w' N7 W
如果说,不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。3 p: Y' t6 O8 s/ I7 `: H8 Y
如果复位的同时还要加载FPGA的硬件, ...

; Q1 ?4 t: @0 s# Q: g  `对了,我还想问问,DDR2的地址信号不用接在DQ专用引脚上对吧?呵呵,谢谢~~

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发表于 2013-1-11 10:22 | 只看该作者
本帖最后由 popcup512j 于 2013-1-11 10:24 编辑 / c& Y) P0 M/ N3 E/ x! C" K
xiaoyunvsmm 发表于 2013-1-11 10:14 5 _1 [+ ~7 @+ P8 @& z% e
对了,我还想问问,DDR2的地址信号不用接在DQ专用引脚上对吧?呵呵,谢谢~~

, S* g6 \' y" S/ D. C3 X9 T/ h  K2 n6 k
那个是没有这种特殊的要求的。但是不要和数据引脚太远,尽量在一个bank内。最好做个project仿真一下,满足时序要求不。
8 Q+ W" X2 a" W8 d9 Y2 C你可以到altera官方网站上下个开发板的包,里面有原理图和PCB版图。6 C! ?. m3 e/ I0 J& t, o$ q
你可以参考一下。

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 楼主| 发表于 2013-1-11 10:34 | 只看该作者
popcup512j 发表于 2013-1-11 10:22
7 X" h0 n3 p- C5 `+ `  Y. n1 j那个是没有这种特殊的要求的。但是不要和数据引脚太远,尽量在一个bank内。最好做个project仿真一下,满 ...

3 p- x6 v; d8 c6 o+ v好的。小弟刚涉及这一块...不懂的太多~~

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发表于 2013-1-11 10:37 | 只看该作者
那一定要仔细看看你一开始上传的那个文档。  h4 V$ Z  `, D/ {' a
另外,去altera下个开发板的资料包看看,会有很大的帮助。

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发表于 2013-1-11 12:18 | 只看该作者
复位应该没什么要求,接到复位就好。
* `# E" d/ Y7 t# eDQS要接到GC或者CC比较好,DQ一组线尽量接同一组IO,做到timing的匹配
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