CLOCK是否有必要包地？

may · 发表于 2008-2-28 14:52

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最近做一个案子遇到一个争执不下的总题：
就是CLK线是不是要包地，（也就是高速信号线）
逻辑坚持要将所有线，每一根都包地，
EMC说不要，
最后是逻辑赢了，

但是我就是想问，倒底包地好不好？
这知道坛子里有好多做仿真等高手，
请问有没有考虑过这个问题？？

sleepyingcat · 发表于 2008-2-28 15:09

都是包地,做法不一样,效果可能就是相反的,包地做的不好,不如不包,除非是整体的铺地的铜皮,周边又必须打上规则的地过孔,其他的方式不推荐.

may · 发表于 2008-2-28 15:26

我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
对，是会隔一间距打VIA，不过都是用7MIL线地线连
我老大也不确定逻辑所要求的做法对不对
所以让我代笔发贴子，问一问大家。

只看该作者 · 发表于 2008-2-28 15:35

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sleepyingcat · 发表于 2008-2-28 15:41

原帖由 may 于 2008-2-28 15:26 发表
/ k4 n+ |" @5 G1 F+ ?$ j$ X2 Z8 R我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，- V P" `7 B) D: ]
对，是会隔一间距打VIA，不过都是用7MIL线地线连
1 c Y. o7 N) k2 A我老大也不确定逻辑所要求的做法对不对
4 m% j9 [4 O- p: u" S所以让我代笔发贴子，问一问大家。

呵呵,那你就不要包了,为什么要求整体铺同呢?这是因为CLK线到地的距离是一定的,可以保证的,但是你走线的这个距离是不能保证的,这样就存在一个问题,信号对地的距离就会发生改变,后果....

mengzhuhao · 发表于 2008-2-28 19:45

原帖由 allen 于 2008-2-28 15:35 发表 . D, r- y6 I+ I; B

/ p9 _1 a: m5 y& w/ y3 H4 Y这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能 ...

说的有道理

wdckill · 发表于 2008-2-29 08:31

我一般CLK不包地,但于其它线保持3W规则,少打过孔

xhymsg · 发表于 2008-3-17 16:48

看你的clｋ最高频率是多少咯，一般超过５０ＭＨｚ的话最好包一下，打ＶＩＡ和下面的地平面连起来，这个主要是减少窜扰。

cmos · 发表于 2008-3-18 13:36

原帖由 may 于 2008-2-28 14:52 发表 5 E0 Y& s! E5 P6 D
最近做一个案子遇到一个争执不下的总题：' _( k0 J* B$ l4 k- f
就是CLK线是不是要包地，（也就是高速信号线）
, h; A$ p4 E' W' L逻辑坚持要将所有线，每一根都包地，$ W- {: `: |$ [# Z( e& {: V8 ]2 }
EMC说不要，
- D1 B$ ]' u2 P/ _) L. [最后是逻辑赢了，
1 T C. D2 n8 h( ~: F0 @$ C- _7 A# ]8 R/ t4 ~
但是我就是想问，倒底包地好不好？; y% V+ y; G/ M5 M
这知道坛子里 ...

此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。
其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片出来管脚附近，包地线的via都很难打，搞不好还弄出天线来。
往往放大线间距在layout实现上更好。
其实这个案子的焦点不在哪个方案好，而在于layout能实现的程度，所以layout最有发言权，而emc工程师是偏后道的，比逻辑（偏前道的）更有发言权。

此类case可以仿真

amao · 发表于 2008-3-18 22:04

如果有参考的地平面，包地的效果对emc辐射改进甚少。没有参考的地平面时，要使包地的线环路最小就可以了。

mzsuper · 发表于 2008-3-21 21:43

原帖由 allen 于 2008-2-28 15:35 发表 + f& \, a- e* o% D2 d+ s6 G
T, `2 g [2 ?2 V r1 t
这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能 ...

强烈同意这位仁兄的说法,
不过pda的板子看过很多都还是要包

ouxu · 发表于 2008-4-12 11:55

我觉得得看注重哪个问题了
像我们较看重ＥＭＣ所以都要包，而且一定要走内层！最好有两个地层夹着（多层）
呵呵，有无和我观点一样的啊．

howard2010 · 发表于 2008-4-16 17:14

一般有完整地平面作为参考的，都没必要包地，
给它个3w规则，
要是都包，
那板子上那么多10g 6.125g 3.125g 的线，不死掉了？

may · 发表于 2008-4-16 22:50

原帖由 cmos 于 2008-3-18 13:36 发表
& }% U0 x! @9 Z
2 k& V. J1 l: T% O; N' R$ T3 ]此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。
1 \3 k% N/ q7 \ p8 O: C/ J其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片 ...

因为逻辑是一个老华为，在公司牛得很。

deargds · 发表于 2008-4-30 18:37

如果有完整参考平面就不需要包，只需遵循3W原则即可。

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Allen 该用户已被删除	4^# 发表于 2008-2-28 15:35 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
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