硅谷动态

stupid · 发表于 2012-5-9 13:06

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本帖最后由 stupid 于 2012-5-9 13:12 编辑

混合信号电路设计进入28nm“分界区”

　　Berkeley设计自动化（BDA）公司CEO Ravi Subramanian（见图1）在主题演讲中阐述了混合信号电路特征在纳米技术时代的挑战。他指出，混合信号电路设计进入了28nm“分界区（Twilight Zone）”，7点理由如下：

图1 Berkeley设计自动化公司CEO Ravi Subramanian

　　1.随着工艺节点的发展，器件建模愈加复杂。90年代初的BSIM3（加州大学伯克利分校仿真晶体管模型）只有一些基本模型，后来的BSIM4增加了RF模型（包括基板阻抗和热噪声）、广泛的与布局布线相关的寄生参数模型、栅致漏极漏电（GIDL，gate-induced drain leakage)和栅极介电隧道电流等。此外，模型还增加了Verilog-A，及其他无源器件、二极管、受控源器件等基本元件。BSIM4.7模型的出现进一步证明了建模的复杂度。

　　Subramanian解释道，当提高晶体管内部的精度时，等效电路方程会相应增加。例如，若每个MOS管内增加3个节点，等效电路方程增加11倍，这意味着仿真时每个晶体管的计算增加了11倍。可以想见，对于100个晶体管，仿真时间可能从1小时增加到11小时。

　　2.对于后布局仿真，寄生效应引起的巨大破坏性在增长。其表现为，一项简单的设计中，数据库容量要增加10-20%，甚至高达3-4倍。

　　3.在纳米CMOS工艺时代，器件噪声从以前的三阶、甚至四阶效应，已发展成为目前的一阶效应，严重影响了电路性能的提升。为此，要保证电路性能不降低，需在功耗或占位面积方面进行折中设计。

　　4.从最佳器件模型到最差器件模型，及过温和过压状态下，电路性能的变化，即corner spread问题。它会随着芯片工艺尺寸的减小而增加。

例如，在通常的锁相环VCO设计中，若晶体管采用65nm制造工艺，从慢corner spread曲线（慢晶体管性能）到快corner spread曲线，某个给定信号的运行变化范围是1.5倍；而对于22nm工艺，从慢corner spread曲线到快corner spread曲线，某个给定信号的变化范围将达2.5倍。因此，设计中需要容纳这样的变化率，以满足设计规范。

　　为解决corner spread问题，要通过严格的设计规范进行控制。用低阈值电压器件缓解corner性能的较大变化，但由此带来的最大缺点是漏电流增大。高阈值电压器件可解决漏电流问题，但只适于数字电路。这两点要做到均衡很不容易。90nm到45nm，45nm到28nm的IP重用也很困难。

　　5.低压混合信号设计能实现低功耗，需大胆标定芯核电压，I/O供电较为可取。在设计中，对于输出级，稳压器要从NMOS转成PMOS，用附加电路解决输出匹配和电源噪声问题。I/O电路的新发射极架构包括电压模式驱动、混合电压模式和电流模式，但电压模式下，数据率会降低，抖动将增大。

　　6.28nm时代的设计规则也更加复杂，就连一向受业界景仰的模拟设计师也不太容易熟练地驾驭。设计布局要认真考虑，器件类型和尺寸都有更严格的限制。

　　7.目前，复杂的模拟电路和数字电路将同时在新纳米工艺节点上出现。28nm工艺的ASSP大批量生产中，混合信号电路的良率会出现主要瓶颈。要保证高设计良率（DFY），需要知晓制造和可靠性方面的工艺特性。例如，电迁移；HCI（MOS器件的热载流子注入）、PMOS器件的NBTI（负偏压温度不稳定性）效应；NMOS器件的PBTI（正偏压温度不稳定性）效应。

　　同时，要注意两种失配对设计良率的影响。来自制造变量的器件局部变化所引起的统计失配，及来自布局的系统性失配。前一种失配需要先进的Monte-Carlo仿真，而后者需要新的布局方法。

　　28nm与40nm的特征要求比较，28nm与65nm的DAC SFDR（无寄生动态范围）分别如图2和图3所示。

图2 28nm与40nm的特征要求比较（红色字为28nm特征，分别比40nm提高20和10倍）

图3 28nm与65nm的DAC SFDR（17MHz时，红色字为28nm的SFDR值）

对于nm定制化设计，BDA公司提供AFS（模拟FastSPICE）平台，及28nm精确检验（Accuracy Validation）噪声分析工具，其流程见图4。

图4 BDA公司的28nm精确检验（Accuracy Validation）流程

带虚拟外设的仿真平台

　　Mentor Graphics针对SoC设计验证开发出了带VirtualLAB外设的下一代仿真平台Veloce2。最多支持20亿逻辑门的设计，与上一代平台比，在同样的占位面积和功耗下，Veloce2把性能和容量提升了2倍，即生产力提高了4倍。具有快速编译能力，完全可视化调试和存储器建模。

　　“这主要因为Veloce采用了全定制化仿真芯片Crystal2。65nm工艺的Veloce2可与45nm的竞争仿真器媲美。与最接近的竞争产品比，功耗降低了75%，每逻辑门的占位面积减小了2/3,5年内可节省50万美元的成本。”Mentor仿真部门营销总监Jim Kenney（见图5）表示。

图5 Mentor仿真部门营销总监Jim Kenney
　　与成本高且缺乏灵活性的ICE（电路内仿真）比，VirtualLAB为验证工程师提供了与Veloce平台相联的基于Linux软件的外设，能同时支持多位设计师，而ICE需通过硬件加速适配器与仿真器进行物理外设连接（见图6）。这种虚拟实验室环境可验证高端CPU、网络交换机或路由器、数字机顶盒、平板电脑、智能手机和数字相机等复杂电子系统的嵌入式软件和SoC。

图6 Mentor Veloce2的VirtualLAB以太网与ICE仿真的比较（中间黑盒子为Veloce2）
　　VirtualLAB以MHz级的仿真速度运行RTL代码的硬件设计。由于集成了USB、以太网、PCIe等主要外设的RTL模型，开发工程师可在任何硬件制造出来之前，在目标环境中检验硬件和嵌入式软件。

　　此外，VirtualLAB可让仿真器在数据中心环境中工作，与多个项目或不同地区高效地共享资源。其外设适于多媒体音视频、GbE、USB、PCIe、SATA和SAS等多数主流协议。

精于功率分析：一招鲜吃遍天

Apache（阿帕奇）设计公司在2011年被ANSYS收购后，开始以芯片、封装、板级到整个系统方面的新思维，考虑电源、信号、散热及噪声的影响。当然，会继续保持其功率分析的强项。

　　ANSYS副总裁、总经理兼阿帕奇总裁Andrew T. Yang（见图7）指出，移动计算和网络芯片、CPU、GPU等均出现了多核化倾向，而功耗是芯片性能的一项关键指标。降低功耗面临着3个复杂挑战：

　　1.保持供电与功耗的均衡，否则，功率预算的缺口会很快拉大，大概为每2年增加2倍；

　　2. 一旦功率确定后，由于功率预算的限制，有必要在正确的位置与恰当的时间，提供合适的电量。

　　3.降低系统噪声，包括交调噪声、基板噪声、热噪声、EMI等。

图7 ANSYS副总裁、总经理兼Apache（阿帕奇）总裁Andrew T. Yang
　　他还称，在电路设计的各阶段里，功率分析工具尽早给出功耗的准确数据，设计师就可更好地进行功率管理。否则，功耗问题将浪费宝贵的面积。

　　阿帕奇的最新技术成果是20nm以下功率签发（sign-off）的第4代RedHawk-3DX工具，针对3GHz以上工作频率、几十亿逻辑门的高端芯片设计。并以3D IC工艺支持芯片和封装的仿真。

　　RedHawk-3DX通过强化逻辑处理能力，提高了动态功率分析的精度和覆盖范围。基于矢量和无矢量模式的事件与状态传送（event-and-state-propagation）技术利用功能激励（functional stimulus）和统计概率确定设计的开关状态。快速的事件传送引擎使用RTL级功能激励执行周期精确电压暂降仿真。强健的无矢量模式状态传送引擎可在无实际输入激励时，使能时域瞬态分析；还包括排除与传统动态（activity-based）传送方法相关的触发率估计不足的专利技术。RedHawk-3DX还支持灵活的混合激励模式，当电路设计的其余部分使用无矢量方法时，一些功能块可以用RTL或门级矢量。

　　对功率和信号电迁移（EM）分析的20nm以下设计要求需要更精确可靠的签发方案。RedHawk-3DX通过电流感知、金属拓扑感知和温度感知EM检测，及支持代工厂复杂的20nm工艺 EM规则，推进了EM建模技术的发展。

　　RedHawk-3DX用分级提取方法和重架构的瞬态仿真引擎，在不影响签发精度的情况下，最多可使速度提高40%。ERV(extraction reuse view)技术优化了设计的绝大部分，同时，可让所选的关键功能块保留全部布局细节，并在充分考虑封装影响时，进行整个芯片的仿真。这对多核设计很有效。

　　此外，RedHawk-3DX能够创建精准的LDO行为模型，以便整个芯片的静态和动态仿真。其对3D IC的延伸可进行并发的和基于模型的多芯片（multidie）仿真。

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