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在内层走线,通过via和外层连接,验证设计时,有错误。请问如何处理呢

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发表于 2009-12-5 14:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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layer 3 电源层走了两对模拟差分线。通过在走线上打通孔和layer 4的电容连接。但是在verify design/connectivity中,有如下错误。看起来pads不认为通孔和走线有连接关系。请问在电源层中该如何处理这两对网络?如何把通孔和走线combine在一些?
0 q# T/ Q) E, V2 @0 |6 h+ T8 i  i- f% g; D4 I
Isolated subnets for: MIC_P% g! v6 m% y% f# b
5 `; x) y1 X% d8 F
*** subnet # 1+ ~$ o: e" M9 P( ~6 n- r
C8.1 VIA(746.31,200.61 L1)& _+ B1 C7 M$ q$ w) C0 E" Q
' P( K' s9 x2 g# B" |
*** subnet # 2  J; ~9 A3 B$ A$ @+ S4 f9 ^; Z) I
C9.1 VIA(654.5,200.23 L1)
3 g) C# W9 ?0 }5 b4 K/ ~; f2 O: ?" L9 F; R' l: V# _2 Q$ _
*** subnet # 3
) `% z0 M; R. b3 Z7 C- c2 I* I2 M C11.2 VIA(375.38,199.87 L1)8 G+ s/ b& b5 R$ t& V

/ z" v5 t; y( q4 D4 |; A*** subnet # 4
9 _1 r- L/ p0 y4 ~# {. `$ P C10.2 VIA(285.46,200.63 L1)
% S/ f1 u' b) n* s1 {5 b
: R8 R/ \: t8 Z' e*** subnet # 57 {0 B, q- _! `: v
U9.4 VIA(217.81,199.89 L1)$ e+ ]& k: X+ f( ]
8 Z- G; H' A4 \
*** subnet # 6
3 ?4 `9 w* z4 z U1.21 U8.1 VIA(962.41,298.17 L1)- }4 Q4 ^* K9 L. p7 n+ g# z- k
6 p: k1 b1 S. D

/ B3 t+ e( Y% M- R5 XIsolated subnets for: MIC_N4 I  \# D# v( q, ^' M. n) I
+ E) t- B' X# M$ X$ t: p4 n
*** subnet # 1, W# R2 ]- a1 I8 v' D  u# R
VIA(745.93,162.08 L1) C8.2) L0 ?7 M& I" G( j

3 l* p9 Q9 G( h9 f7 ?5 e; U*** subnet # 2
* m0 d( y/ l6 o6 a9 k4 z: k" X, n* p C13.1 VIA(560.05,162.08 L1)
3 b) X/ x% c  f  C& V2 }8 w
% r4 _9 a8 S- [+ u4 s1 V" A2 `*** subnet # 3* F  D2 X, e8 m; ]0 |/ Q
C12.1 VIA(468.62,162.08 L1)0 f8 w5 p: R9 O' U

  E( B6 j1 E( S*** subnet # 4
3 M- b% Y" L7 Q1 M, f+ I) | VIA(217.81,162.11 L1) U9.5
% U$ }3 Z: S9 i
- O$ G/ I: o8 @! p6 B1 b' O; n% F*** subnet # 5
( U6 e( f  F7 p1 O1 ?. \) S C9.2 VIA(654.5,161.7 L1)
. M9 u: w4 z: k6 C; p
/ z) `0 d" C5 ^+ J4 w. b& h*** subnet # 6
3 \% y7 P* e. E8 R3 j. h$ M9 j U1.20 U8.2 VIA(989.28,271.3 L1)9 g7 `7 [/ ]6 J6 s
2 K/ g. b& V9 b4 O

6 U# L* R: P8 N1 d6 P! z; D7 _/ dIsolated subnets for: SPK_P& m% G/ |" `, l3 n# D

) A. h  a1 i. f0 T*** subnet # 1
/ a# S3 l- |: _- a8 f5 c0 K C3.1 VIA(1598.36,416.91 L1)
6 c& O3 ^# P  K3 e
+ U# w- o1 u8 x/ l0 B*** subnet # 22 Q+ D2 c3 [0 x: q4 U( B: ]4 ]& u, ~
C2.1 VIA(1693.89,416.67 L1)
" K) i5 r. p  Q# _) a; @
, ]" U* b3 f5 p* q# b6 K5 O*** subnet # 3
8 c: I; F  e2 |7 Z. q& r* A6 H% X C5.2 VIA(1961.57,416.66 L1)
' i8 a* z2 |0 O1 c- K( u* o9 A# m4 N, o
*** subnet # 4, x) D7 n; U7 J2 M1 D, y; t: x- \
VIA(2052.77,416.66 L1) C4.2& P: s. ^2 f' i! t5 D% H

/ M2 B2 k$ P! c; |8 K*** subnet # 5
( ?; p* ^$ m) q5 l  a U5.4 VIA(2197.72,416.95 L1)
) D$ t& _" `  J1 z1 R
2 A& v; R2 @. i- B6 S' h: P5 w  q*** subnet # 6
* L" e& c- G$ B0 S U1.23 U4.1 VIA(1304.63,334.82 L1)) E9 [* q% d4 j. t6 M
5 s7 f" a% d2 e' k) ^
% d' }9 n: X4 j/ \! F! j# {: z
Isolated subnets for: SPK_N8 j7 `7 W4 W. C4 c

- v0 J5 z1 ]& f, |# B. D1 {; e*** subnet # 17 i+ e3 A7 R, {7 v
VIA(1786.78,379.07 L1) C7.10 z" V9 l5 a2 o$ G0 ^' Y

6 w1 ?- S) o& J- h6 o& L*** subnet # 2
' i8 b$ Q9 W/ w$ p VIA(1877.08,378.32 L1) C6.1
) ?# `/ V% \- j% D! T/ z+ v, k% m# k& J- M4 [" U/ V
*** subnet # 3
) F' j. y. s3 y1 I VIA(2197.48,378.69 L1) U5.5
7 q# U! ^6 I, U- x1 L4 ?2 s' h4 L& T: F/ H+ \: L
*** subnet # 4
! `2 N" u' ~. R$ I7 ~1 v5 _ C3.2 VIA(1598.6,378.41 L1)& _7 Q1 \$ t4 T# h4 @/ @& X& H! `

1 S, x$ O# ]) `" Q1 }*** subnet # 5
, j3 D/ R; K( q C2.2 VIA(1693.41,378.41 L1)+ X# h$ _$ O. `# |" g# C
; H; z3 G. o5 d
*** subnet # 6
; B6 X  t. g- R3 k U1.24 U4.2 VIA(1331.5,307.95 L1)
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 楼主| 发表于 2009-12-5 14:34 | 只看该作者
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 楼主| 发表于 2009-12-5 14:36 | 只看该作者
如上图,PCB下部的2对差分走线和通孔。

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