请教关于CPLD时钟的问题

lzhcqu · 发表于 2009-3-3 22:09

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请问CPLD的输入时钟接GCLK和接普通I/O口有什么区别吗
看到有的原理图把GCLK引脚闲置而把输入时钟接到了普通I/O口
两种接法功能一样吗？？
哪种接法要好点呢？？
谢谢
请指教

inspiron1501 · 发表于 2009-3-4 11:59

当然是接全局时钟管脚比较好，这样可以使用全局布线资源，clock skew基本一直，扇出也可以比较大

flyingwxj · 发表于 2009-3-4 13:52

CPLD 的时钟是肯定要接到 GCLK 引脚上面的。
你所看到的将时钟接到普通I/O口上的做法，其实是你没有完全看懂原理图。那些所谓的接到普通 I/O 上的时钟其实是其他芯片的时钟，而并不是 CPLD 的时钟，也就是说在 CPLD 中会将那些“时钟”当作普通信号对待。

lzhcqu · 发表于 2009-3-4 16:00

CPLD 的时钟是肯定要接到 GCLK 引脚上面的。( z, a/ U- r. I( q- n" _& O I) u& o% k
你所看到的将时钟接到普通I/O口上的做法，其实是你没有完全看懂原理图。那些所谓的接到普通 I/O 上的时钟其实是其他芯片的时钟，而并不是 CPLD 的时钟，也就是说在 CPLD ...
6 _, [6 W) F5 B- V% Eflyingwxj 发表于 2009-3-4 13:52

谢谢
但是为什么看到的CPLD的gclk是悬空的呀
CPLD应该需要时钟信号才能正常工作吧

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