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标题: 请教关于CPLD时钟的问题 [打印本页]
作者: lzhcqu    时间: 2009-3-3 22:09
标题: 请教关于CPLD时钟的问题
请问CPLD的输入时钟接GCLK和接普通I/O口有什么区别吗
3 k1 Z7 A. ~5 v: [' ^9 A: D+ s& z看到有的原理图把GCLK引脚闲置而把输入时钟接到了普通I/O口
- L) X' ]# Q# T" u9 G( c" C7 K两种接法功能一样吗？？
, `+ k; @0 i' `: s/ u$ r+ ^' i哪种接法要好点呢？？8 z5 }, F& f* S2 ~" }, q
谢谢1 j& R; s2 g8 k, |
请指教
作者: inspiron1501    时间: 2009-3-4 11:59
当然是接全局时钟管脚比较好，这样可以使用全局布线资源，clock skew基本一直，扇出也可以比较大
作者: flyingwxj    时间: 2009-3-4 13:52
CPLD 的时钟是肯定要接到 GCLK 引脚上面的。; {* l6 X* l' t6 [" m: u4 Z4 T
你所看到的将时钟接到普通I/O口上的做法，其实是你没有完全看懂原理图。那些所谓的接到普通 I/O 上的时钟其实是其他芯片的时钟，而并不是 CPLD 的时钟，也就是说在 CPLD 中会将那些“时钟”当作普通信号对待。
作者: lzhcqu    时间: 2009-3-4 16:00
CPLD 的时钟是肯定要接到 GCLK 引脚上面的。
/ y7 e& _7 i. a, _4 Z你所看到的将时钟接到普通I/O口上的做法，其实是你没有完全看懂原理图。那些所谓的接到普通 I/O 上的时钟其实是其他芯片的时钟，而并不是 CPLD 的时钟，也就是说在 CPLD ...& e' o! i) G9 V' _
flyingwxj 发表于 2009-3-4 13:52
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谢谢& `/ Z% }' h6 O  g5 c
但是为什么看到的CPLD的gclk是悬空的呀
9 b/ v* n7 q& A1 {CPLD应该需要时钟信号才能正常工作吧



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