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RK2918 DDR Layout注意事项

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发表于 2015-9-24 10:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 jimmy 于 2015-9-24 11:23 编辑 " E; {' P1 J5 Y  {+ _: V' S6 ?

2 E8 j; \! p$ q" `! z, bDDR3 LAYOUT重点事项6 d  Q6 w( @" D9 X7 [. n

- A4 ^8 |& N  `1.走线宽度和间距 $ q( i) H8 q2 z3 q# N/ g9 S
1)走线宽度:所有的走线线宽为 4mils,除了RK29XX第三第四排的球位走7 r! q7 m( M/ k, J1 ?
一小段3.5mils的线宽外。
! Z7 W: K4 t  I( I& `2)同一信号组内两相邻导线之间的间距为12.8mils,即焊盘中心距离的' v; {" P6 b3 m* F6 A/ v
一半,导线走
- r/ J+ `  o7 x. o4 C线从IC 出来之后有条件情况下可适当展开,尽量遵守3W (两线中间距
, F# m0 S$ K5 f7 L* M+ B/ \是线宽的3倍)原则。 5 ?" {. G6 c- ]- M  f: F

8 X% Y4 P4 d! V3 W- P# f3)不同信号组之间两相邻导线之间的间距至少3 倍线宽,原则上要求4倍
3 }; ^2 L& }' K! V$ O7 e" Z! Z线宽,越大越好。 1 @5 Y# q  g' b% _, J
4)差分线走线 4mils,线间距4mils。 # y% d* @; y" e5 N
2.信号分组以及走线线长要求 ) D  K  x. E4 n6 Y: M  B! ?, g+ V- X
1)
! Z( W8 G) {+ I" S0 y0 G32条数据线(DATA0--DATA31)、4条 DATA MASKS(DQM0-DQM3),% T% B+ F1 Q! U- Y
4对 DATA STROBES差分线(DQS0P/ DQS0M—DQS3P/ : k1 C' h! d; c4 P$ h
DQS3M),这 36条线和 4对差分线分为四组:
1 b) _+ F4 c& K* G" b+ ?( B6 E# ]GROUP A:(DATA0—DATA7,DQM0,DQS0P/ DQS0M) ) }& o; y. C6 _+ L7 R! `5 \
GROUP B:(DATA8—DATA15,DQM1,DQS1P/ DQS1M)
- X% G) [$ R. LGROUP C:(DATA16—DATA23,DQM2,DQS2P/ DQS2M) . J  D* `# c/ D* k
GROUP D:(DATA24—DATA31,DQM3,DQS3P/ DQS3M)
7 M) K0 Q) H+ ]! ]; `DQSnP/DQSnM都可以启用ODT,而且都是点对点连接,其信号完整
8 B; E/ @( a- e! o' U/ [7 U# ~8 v性比较有保障,可以稍微放宽布线要求,DQSnP/DQSnM之间的线长误差* u2 p( k/ T' _* j7 c! S! {. t

% f; @5 o0 ^$ I2 e控制在 50mils以内;每个 GROUP内的数据线和 DQMn组内线长误差控+ U3 _/ a, g4 p/ R7 ^/ o  I, l
制在 50mils以内。/ B6 F( W6 ?' X0 ^3 F% V
2) % O/ E( ^- U' c9 u0 u# N3 _
再将剩下的信号线分为三类:
5 Z2 I' o: A; C7 h& GGROUP E:Address ADDR0—ADDR15 这 16条地址线。
# K2 @0 D6 |: t& x  g" Y& jGROUP F:Clock CLK-,CLK+这两条差分的 CLK线。 : `: w  f4 ?% P1 {8 N
GROUP G:Controls 包括 WE、CAS、RAS、CS0、CS1、CKE0、
5 J: }2 ]4 M, wCKE1、ODT0、ODT1、BA0、BA1、BA2等控制信号。 ' x* j9 a/ k) O) @
Address/Command、 Control与 CLK归为一组,因为
( A2 |# u1 t& K0 L  H! r9 D. [Address/Command、Control是以 CLK的下降沿由 DDR控制器
, u$ c8 w" N! r9 T$ I输出,DDR颗粒由 CLK的上升沿锁存 Address/Command、
0 w8 g( ~, _0 C0 p" d0 f0 P% rControl总线上的状态,所以需要严格控制 CLK与
7 _! ]9 l9 t9 v0 Z+ [Address/Command、Control之间的时序关系,确保 DDR颗粒能: E% u" x# _4 \
够获得足够的、最佳的建立/保持时间。
. Q5 L  u8 z/ Z2 M4 q5 i如果使用 2片 16bits的 DDR2/3# O8 M- G- H/ I$ ?7 i) U! S
2片 16Bits的 DDR2/3的Address/Command、Control、CLK采用7 x; {3 W$ Q3 f
单纯的“T”型拓扑结构,其目的是为了省去 VTT而兼顾信号完整% N- I5 z- }- b, H* [
性,PCB布线时应注意以下几点:3 n& L0 ?% T# \3 ?
A) 7 M$ c. {/ k+ Z1 w
Address/Command、Control、CLK做“T”型拓扑应注意,
  K4 l, Q% z# {. v5 P3 Q, U保证主控芯片至各个 DDR颗粒的点对点长度误差小于 100mils;; B& T: v+ f# r
分支节点至各个 DDR颗粒的布线长度应尽可能短,同时应最大限
, g. G. }: m& o' `  G$ m. y度保证分支节点到两个 DDR颗粒的布线长度相等,必要时可采用" s# h9 V0 l% h) j
蛇形线。对称的“T”型拓扑可以最大限度改善信号质量。为满
9 S8 z0 e, x2 ]足主控芯片至各个 DDR颗粒等长要求做的蛇形线应优先考虑在主
5 u3 B3 v7 g( w& N( }. H# }' u5 @控至分支节点之间做补偿处理。如下图。
5 Z% v8 v1 Y, r% ]B)
1 U, B3 n* [1 u& x, [0 S7 ^4 H据实测分析,CLK需要做 200ps左右的附加延时才能与
" e5 z: {2 g: }3 W5 N. D( s5 KAddress/Command、Control时序对齐。所以,要求 PCBLayout时 8 v1 C) p5 I( [6 h3 I- M
CLK差分对应比Address/Command、 Control长 # [9 q. E1 T4 e$ {: o+ Z" S/ t' P
1000mils~1200mils。
2 o( B9 z1 R  u/ C - X) ?' ?' I6 E1 Y" k3 z+ T8 Y
C) + H5 a8 G: z2 \7 |- U, O
在 CLK与 CLKN差分线分支点处必需预留端接电阻位,为可
. n$ p7 d) s" v, |. ?能出现的兼容性问题提供调试空间。
; h/ C: k3 u- G/ i. o% S如果使用 4片 8bits(单面贴片)的 DDR2/3要求如下:
( R* o; K; D5 z, mA)若 PCB布线空间允许,Address/Command、Control、CLK
5 I9 [( D; ]4 @$ W0 ?; U: r8 E6 Y& Q! E应优先采用单纯的“T”型拓扑结构,并尽可能缩短分支线长度;
, E8 r+ [, R1 i8 y* ]PCB布线空间有限的,可以采用“T”型拓扑和菊莲拓扑混合的结
/ f! M3 @# b+ E构:
3 t( L' d" @- S1 Q# m" O: i主控0 J7 E  I& ^! s' f( y

9 Q! Z( a# r  S. j, x2 W| 6 \" Z! ?* e- K1 h8 D  ^8 u
DDR2/3(1)------DDR2/3(2)------(A)------DDR2/3(3)------DDR2/3(4)
( K7 I% D  B) i% O1 c# D# v菊莲拓扑部分的 Layout尽可能满足DDR2/3(1)至DDR2/3(2)之间的长度( L. b; e' y6 V
和DDR2/3(2)至分支节点 A之间的长度相等,DDR2/3(3)、DDR2/3(4)的要求与
- ^: H+ a+ B1 c! O9 |) X( z! Y$ a此相同,这可以改善DDR2/3(2)、DDR2/3(3)的信号质量。 8 ?5 X, r, f8 j# z
菊莲分支尽可能的短,这可以最大限度改善DDR2/3(2)、DDR2/3(3)的信号
& j& |; |5 N: J质量。2 t* n% c1 h% m$ k% ^) ~
见下图。 4 L( O! c5 E& z, K9 X
( W9 z' h8 Q6 E, e+ M* i1 u+ u
, b  `2 ^- n6 [
B)混合拓扑结构中“T”型拓扑的要求与两片 DDR2/3相同。
5 a' M# k" ]# ^, Z% v) M( ^: [3.其它走线注意点 ( g/ k( H' v- Y8 B, n; w
1)DQS 走线位置应在组内的DQ 中间。
" Q4 c, L! z% W3 k6 c+ N( }; y2)DQS 与时钟不要相邻。 : ^( q% n' e2 Z+ w) Y6 `* o, |
3)蛇形线的线与线中心间距保证至少3倍线宽,蛇形线振幅应控制在
% K* O8 L6 T2 d$ ]180mils以内,否则会破坏信号质量,使传输延时低于预期。
% Q: h" u+ |. D% O# y5 ]7 m4)DDR2/3的信号线必须有完整的参考面,以保证信号电路的回流路径阻
2 V# ~" @- T& U0 d抗最小。
$ Q# i6 O! U( G2 P5)禁止DDR2/3所有信号线跨越不同的电源平面。
) g& @4 y" I$ W; W( b) r6)RK29XX和DDR颗粒的每个VCCDR管脚尽量在芯片背面放置一个退藕电容,' z8 t" @% \# U6 f+ v# r* s
而且过孔应该紧挨着管脚放置,以避免增加导线的电感。 . @* c1 U/ V* h9 o" `
4.VREF 的处理 5 r% }- O7 a  a  t0 I2 E: l% Z9 w
主控与DDR3颗粒的VREF 分开,各从VDDQ 分压取得,VREF 尽量靠近芯
7 \, {3 P! @% i3 S8 l4 D1 S片,VREF 走线尽量短,且与任何数据线分开,保证其不受干扰(特别注意' L& K( E8 U0 a9 A, l, ?
相邻上下层的串扰),且相对VDDQ有良好的跟随性,保证VREF的值在噪
; K, N9 G$ A& H声,温度变化时,会随着VDDQ变化;VREF只需要提供非常小的电流(输入
' `/ ]+ L4 k: ]4 \3 S泄露电流大概3mA),每一个VREF脚都要靠近管脚加102旁路电容,线宽度建' M8 N" x& J( J" l7 Q. B, D
议不小于10mils。
: r- v- c; F. b; d+ O% Q4 v" r; b% s5. PCB 叠层和阻抗要求 9 ]- ~- x+ Y0 R4 J
1)PCB叠层
0 n0 o6 h) S9 s# XRK29XX:采用6层结构。推荐6层板的板层设置为TOP-GND-POWER-S1+ |4 ~7 B- o+ |# ?
. H, B) i& R7 ?' I0 t
GND-BOTTOM。 , r" _2 Y) Y2 X% Z9 ^
板层分布如下: * J7 B9 T' ?8 h+ k
名称 属性 类型/规格厚度(mil)
8 n1 W; U5 t5 j介电常' R  b2 J' V$ ]; m
; P. @1 x6 ~5 @8 s$ B) w2 H
备注
( _$ v4 d! D, I" V1 jTop Signal1 Cu 0.7 --
/ C& f% p! {( p% d/ a, R" t. k' OFR 4 5 4.3 -
% v& O) i, ~  w" D# A# QL2 Gnd1 Cu 1.35 --
$ E1 b. _  x, m/ u. h: W6 A3 Q$ F* {FR 4 7 4.3 -( }  Y9 g: e) U4 ]  l  v1 M
L3 Power Cu 1.35 --/ w5 W; h+ q/ \5 s
FR 4 -4.3 根据板厚调整 1 i/ z9 _6 }9 {0 J5 @8 y4 y+ t0 u
L4 Signal2 Cu 1.35 --
( E; A! q" [5 l3 m6 g/ c8 ]% i& u7 D3 DFR 4 7 4.3 -
, L- n0 F: X& q" i) ~L5 Gnd2 Cu 1.35 --
# a& z; c9 O2 G3 UFR 4 5 4.3 -7 @; g+ [2 k; C
Bottom Signal3 Cu 0.7 --3 ]4 Y, T0 c- G) C4 N+ a4 u
2)阻抗要求
& Q( h* L" F! U3 k  z  w! F4 X9 S: BA)单线特征线宽4mils,阻抗控制50~75ohm,但内外层布线的阻抗突" b( y' N6 B. u% W( Q# z4 A
变应小于10ohm。 / E9 P8 w6 M4 Z/ c
B)差分对阻抗控制 100~130ohm,但内外层布线的阻抗突变应小于% S! r: A' `7 _5 Q& l, b
20ohm。 * C) N: T8 o1 j5 k; v
C)电路板的填充材料的介电常数一般变化范围是4.0~4.5,它的数值随& o/ j" L/ x/ J; m+ A3 H& B
着频率,温度等因素变化。FR-4 就是一种典型的介电材料,在* w& ~/ {6 C" l( p4 `) h
100MHz 时的平均介电常数为 4.2;推荐使用FR-4 作为PCB 的填充0 W* h& d% o* W
材料。
, ?( j/ B8 ~* u$ jD)6层板:DDR信号线走尽量走在TOP,S1层,BOTTOM;TOP层参考L2(GND),S1层参考L3层(POWER)和L5层(GND),BOTTOM层参考L57 d: z9 \4 G' m* {  s- v
层(GND);L3层POWER建议使用铺铜方式,区域包含全部DDR3数据
& j( r: f7 H/ Y线,如下图,点亮的shape是VCCDR电源。 ) s2 I+ L: p$ {; ~
. Y+ v0 x' ?7 f: l, d7 j
E)其它信号线不要穿过 DDR区域。 ' h+ i5 S3 a' O* O7 N" e. _
F)在走完信号线后,DDR区域剩余的空间必须用 GND或 POWER填满,
6 N7 P. Y' |: C! f# D3 L建议 DDR的电源和整板的 GND层设置成 Split/Mixed,而且铺铜的( L" Y1 u* ^+ x7 x2 I
线宽尽量小,可以使用铺铜效果更好;在 BGA封装下方如果无法灌: ^) X" R' R: i7 E5 Z1 D) z
铜的地方请手工补线。
& I0 i3 d0 [& K# y+ T( K+ p6 `% i( v- `DDR颗粒下面的过孔间在L2层(GND层)和L5层(GND层)需要手动补
( [& [4 Q) _7 d& ~) a% u7 f地线,L3层(POWER层)需要手动补VCCDR电源线,如下图。 % J# `# I" x) Z- w$ K8 v9 Y
2 G4 r4 }2 i2 ^

* A4 I% r: D. u  H% R在RK2918芯片的L2层(GND层)和L5层(GND层)需要手动补地线,如下4 b* \! ^9 g1 d9 o, S9 g5 k+ Y
图。
* q& z2 A5 L0 Q+ z
& v4 J, V/ w7 C. D在RK2918芯片下面的L3层(POWER层)需要手动补VCCDR电源线,如下图。
. I$ u! x% W( f; E& |" t2 j) p! P' r2 Z+ N1 B

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发表于 2015-9-24 11:47 | 只看该作者
介绍得很详细。如果还有配图就更好了。
专业服务:(价格面议)
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拉等长
调丝印
喂猪
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发表于 2015-9-25 08:46 | 只看该作者
吸收了,谢谢分享

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发表于 2015-9-26 10:08 | 只看该作者
谢谢分享

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发表于 2015-10-4 21:23 | 只看该作者
谢谢分享!!

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发表于 2015-10-5 08:38 | 只看该作者
学习了

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发表于 2015-10-5 09:27 | 只看该作者
介绍得很详细学习了

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发表于 2015-10-10 10:08 | 只看该作者
学习了,感谢分享!

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发表于 2015-10-15 17:29 | 只看该作者
不错,总结的好!!!!

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发表于 2015-10-26 18:43 | 只看该作者
都可能是用不到,学习一下

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发表于 2015-10-29 14:25 | 只看该作者
这些都是经验啊,学习了
只为成功找方法,不为失败找借口!!!

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发表于 2016-1-5 13:43 | 只看该作者
学习了2 Q( c$ b' X8 o/ \$ c7 r1 H
谢谢老师

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发表于 2018-4-2 18:49 | 只看该作者
HENHAO
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