RK2918 DDR Layout注意事项

grxt19 · 发表于 2015-9-24 10:31

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本帖最后由 jimmy 于 2015-9-24 11:23 编辑

DDR3 LAYOUT重点事项

1．走线宽度和间距
1)走线宽度：所有的走线线宽为 4mils，除了RK29XX第三第四排的球位走
一小段3.5mils的线宽外。
2)同一信号组内两相邻导线之间的间距为12.8mils，即焊盘中心距离的
一半，导线走
线从IC 出来之后有条件情况下可适当展开，尽量遵守3W (两线中间距
是线宽的3倍)原则。

3)不同信号组之间两相邻导线之间的间距至少3 倍线宽，原则上要求4倍
线宽,越大越好。
4)差分线走线 4mils，线间距4mils。
2．信号分组以及走线线长要求
1）
32条数据线（DATA0--DATA31）、4条 DATA MASKS（DQM0-DQM3），
4对 DATA STROBES差分线（DQS0P/ DQS0M—DQS3P/
DQS3M），这 36条线和 4对差分线分为四组：
GROUP A：（DATA0—DATA7，DQM0，DQS0P/ DQS0M）
GROUP B：（DATA8—DATA15，DQM1，DQS1P/ DQS1M）
GROUP C：（DATA16—DATA23，DQM2，DQS2P/ DQS2M）
GROUP D：（DATA24—DATA31，DQM3，DQS3P/ DQS3M）
DQSnP/DQSnM都可以启用ODT，而且都是点对点连接，其信号完整
性比较有保障，可以稍微放宽布线要求，DQSnP/DQSnM之间的线长误差

控制在 50mils以内；每个 GROUP内的数据线和 DQMn组内线长误差控
制在 50mils以内。
2）
再将剩下的信号线分为三类：
GROUP E：Address ADDR0—ADDR15 这 16条地址线。
GROUP F：Clock CLK-,CLK+这两条差分的 CLK线。
GROUP G：Controls 包括 WE、CAS、RAS、CS0、CS1、CKE0、
CKE1、ODT0、ODT1、BA0、BA1、BA2等控制信号。
Address/Command、 Control与 CLK归为一组，因为
Address/Command、Control是以 CLK的下降沿由 DDR控制器
输出，DDR颗粒由 CLK的上升沿锁存 Address/Command、
Control总线上的状态，所以需要严格控制 CLK与
Address/Command、Control之间的时序关系，确保 DDR颗粒能
够获得足够的、最佳的建立/保持时间。
如果使用 2片 16bits的 DDR2/3
2片 16Bits的 DDR2/3的Address/Command、Control、CLK采用
单纯的“T”型拓扑结构，其目的是为了省去 VTT而兼顾信号完整
性，PCB布线时应注意以下几点：
A）
Address/Command、Control、CLK做“T”型拓扑应注意，
保证主控芯片至各个 DDR颗粒的点对点长度误差小于 100mils；
分支节点至各个 DDR颗粒的布线长度应尽可能短，同时应最大限
度保证分支节点到两个 DDR颗粒的布线长度相等，必要时可采用
蛇形线。对称的“T”型拓扑可以最大限度改善信号质量。为满
足主控芯片至各个 DDR颗粒等长要求做的蛇形线应优先考虑在主
控至分支节点之间做补偿处理。如下图。
B）
据实测分析，CLK需要做 200ps左右的附加延时才能与
Address/Command、Control时序对齐。所以，要求 PCBLayout时
CLK差分对应比Address/Command、 Control长
1000mils~1200mils。

C）
在 CLK与 CLKN差分线分支点处必需预留端接电阻位，为可
能出现的兼容性问题提供调试空间。
如果使用 4片 8bits（单面贴片）的 DDR2/3要求如下：
A）若 PCB布线空间允许，Address/Command、Control、CLK
应优先采用单纯的“T”型拓扑结构，并尽可能缩短分支线长度；
PCB布线空间有限的，可以采用“T”型拓扑和菊莲拓扑混合的结
构：
主控

|
DDR2/3(1)------DDR2/3(2)------(A)------DDR2/3(3)------DDR2/3(4)
菊莲拓扑部分的 Layout尽可能满足DDR2/3(1)至DDR2/3（2）之间的长度
和DDR2/3(2)至分支节点 A之间的长度相等，DDR2/3(3)、DDR2/3(4)的要求与
此相同，这可以改善DDR2/3(2)、DDR2/3(3)的信号质量。
菊莲分支尽可能的短，这可以最大限度改善DDR2/3(2)、DDR2/3(3)的信号
质量。
见下图。

B）混合拓扑结构中“T”型拓扑的要求与两片 DDR2/3相同。
3．其它走线注意点
1)DQS 走线位置应在组内的DQ 中间。
2)DQS 与时钟不要相邻。
3)蛇形线的线与线中心间距保证至少3倍线宽，蛇形线振幅应控制在
180mils以内，否则会破坏信号质量，使传输延时低于预期。
4)DDR2/3的信号线必须有完整的参考面，以保证信号电路的回流路径阻
抗最小。
5)禁止DDR2/3所有信号线跨越不同的电源平面。
6)RK29XX和DDR颗粒的每个VCCDR管脚尽量在芯片背面放置一个退藕电容,
而且过孔应该紧挨着管脚放置,以避免增加导线的电感。
4．VREF 的处理
主控与DDR3颗粒的VREF 分开，各从VDDQ 分压取得，VREF 尽量靠近芯
片，VREF 走线尽量短，且与任何数据线分开，保证其不受干扰（特别注意
相邻上下层的串扰），且相对VDDQ有良好的跟随性，保证VREF的值在噪
声，温度变化时，会随着VDDQ变化；VREF只需要提供非常小的电流（输入
泄露电流大概3mA），每一个VREF脚都要靠近管脚加102旁路电容，线宽度建
议不小于10mils。
5． PCB 叠层和阻抗要求
1)PCB叠层
RK29XX：采用6层结构。推荐6层板的板层设置为TOP-GND-POWER-S1

GND-BOTTOM。
板层分布如下：
名称属性类型/规格厚度（mil）
介电常
数
备注
Top Signal1 Cu 0.7 --
FR 4 5 4.3 -
L2 Gnd1 Cu 1.35 --
FR 4 7 4.3 -
L3 Power Cu 1.35 --
FR 4 -4.3 根据板厚调整
L4 Signal2 Cu 1.35 --
FR 4 7 4.3 -
L5 Gnd2 Cu 1.35 --
FR 4 5 4.3 -
Bottom Signal3 Cu 0.7 --
2)阻抗要求
A)单线特征线宽4mils，阻抗控制50～75ohm，但内外层布线的阻抗突
变应小于10ohm。
B)差分对阻抗控制 100～130ohm，但内外层布线的阻抗突变应小于
20ohm。
C)电路板的填充材料的介电常数一般变化范围是4.0~4.5，它的数值随
着频率，温度等因素变化。FR-4 就是一种典型的介电材料，在
100MHz 时的平均介电常数为 4.2；推荐使用FR-4 作为PCB 的填充
材料。
D)6层板：DDR信号线走尽量走在TOP，S1层，BOTTOM；TOP层参考L2（GND），S1层参考L3层（POWER）和L5层（GND），BOTTOM层参考L5
层（GND）；L3层POWER建议使用铺铜方式，区域包含全部DDR3数据
线，如下图，点亮的shape是VCCDR电源。

E)其它信号线不要穿过 DDR区域。
F)在走完信号线后，DDR区域剩余的空间必须用 GND或 POWER填满,
建议 DDR的电源和整板的 GND层设置成 Split/Mixed，而且铺铜的
线宽尽量小，可以使用铺铜效果更好；在 BGA封装下方如果无法灌
铜的地方请手工补线。
DDR颗粒下面的过孔间在L2层（GND层）和L5层（GND层）需要手动补
地线，L3层（POWER层）需要手动补VCCDR电源线，如下图。

在RK2918芯片的L2层（GND层）和L5层（GND层）需要手动补地线，如下
图。

在RK2918芯片下面的L3层（POWER层）需要手动补VCCDR电源线，如下图。