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本帖最后由 Cadence_CPG_Mkt 于 2018-4-9 10:10 编辑 $ t4 j/ i' f% w" F4 N5 A
- x/ {$ F5 Q5 u) J) q8 |▍本文描述了Cadence Sigrity™产品QIR2 的新增功能。
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- x0 A; b8 n5 Z( |" m
Common Features 本节介绍QIR 2中多个Cadence Sigrity™ 2017工具共同的新增功能。 8 j/ U9 ` Y! i% |# f: \* }7 y( O
分析模型管理器 ; [& d6 o' u# S: X3 Y5 ?* w6 s
AMM中列可见性的设置 Options对话框中提供了新的设置，使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。
' z3 X! H% U- x0 V$ O$ M, Z
; C7 ]' t2 i/ K( t i 新的Tcl命令; b. o4 A; k' i) G& C7 c2 ` H
添加了用于搜索、删除库、查询和模型分配的新Tcl命令。 : G' |5 Y, w$ y P$ t' `' o; O o
转换器增强 本节介绍如下转换器增强功能。
" d1 X9 ^$ P& K I4 J通用材料文件 Sigrity 2017QIR 2和Allegro 17.2 QIR 5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析，使用通用文件可保持更高的一致性，并确保更新的材料属性应用于整个组织架构中。 对传统文件格式的支持仍然可用。然而，如果Allegro数据库以新格式保存，则Sigrity应用程序将支持在打开Allegro数据库时找到材料定义。 material.cmx文件可以在Sigrity安装目录中找到 (<install_dir>\share\library\material). b; h8 z# }7 f! P, I- `4 n
新支持的格式 Zuken CR8000 (*.sdf, *.stf) 和IPC2581 (*.xml) 文件格式现在可以在Sigrity应用程序中转换和打开。
* r" u* l9 Q6 L# L1 l& U" K+ p) KPowerTree PowerTree在该版本中进行了以下更新。/ l& J$ F$ ^) C2 V! l! ?8 u
4 \( T) O( Q4 B9 I8 e基于工作流程的PowerTree增强功能 从这个版本开始，开发了一个新的工作流程，提取和分析，用户可以更方便地使用PowerTree。AC和DC模式均可支持。7 Y# N. e* M3 L2 z4 e
1 k$ M |( I9 W7 r
" H) u/ f$ `1 S. H0 b! } 从Sigrity工具生成PowerTree PowerTree现在支持直接解析spd设计，基于SPD数据，获取连接的拓扑。此功能已集成到PowerDC和OptimizePI中。工作流程中已新增步骤Extract PowerTree In Design来实现此功能。# ]6 |4 Y! f9 W1 g% C
注意：只可从SPD中提取元器件的连接关系，所有属性需要在PowerTree中手动添加 / J2 @& h) G2 x! l4 _3 T. V) w
支持器件级别连通器件和VRM/Sink属性
. |' X6 v, O: ~' ^ 在该版本中，可以使用元器件和VRM / Sink属性在器件级别设置模型。
, v" e" U7 C9 @7 O# B: _
; e9 Y! ~1 A( A) X! m$ k
有相同模型的不同器件可能有：
o2 j- t, D, t Y 不同连通信息 不同属性（如VRM电压、sink电流）
& [) u2 O# t! S6 D8 q
+ j O+ C* b O% h) E& a4 h; u
PowerTree的导入/导出设置和选项8 U% B. e+ N( I7 F% |
该版本中，PowerTree中新增了以下新选项：9 ^* k3 e8 M a' ` F8 ?/ b
- 起始器件的导入和导出选项（.csv文件）
; d" \+ J! L1 `( V0 R g! j$ `: L
# ~! ~# a$ }2 Y% g: ^+ @在PowerTree中运行预布局AC仿真 在该版本中，您可以直接在PowerTree中运行AC仿真。
* c& [) A/ a: ?* O. ]2 W6 @3 B+ g+ H
' a+ E7 f0 ^3 U+ c# d
7 i8 w) n8 R" v1 ]+ `
: q$ Z3 c5 }! i+ K 注意：运行仿真需要OptimizePI的license。
s5 J- Z- k. V! H# Q/ DPowerTree / DEHDL交叉检测支持 从这个版本开始，在PowerTree中选择一个实例会自动高亮并放大显示DEHDL中相应的实例。这个功能在DEHDL中也是一样的。
* U2 O. c( O9 |7 x
& M9 y+ E% Q) P* i9 Z& W* C D. ?; m+ Y y7 T+ \ C
PowerTree的TCL支持- E. B' u: p- E- M j4 T# P
在这个版本中，PowerTree实现了一些新的TCL命令，这些命令有助于自动化以及与其它工具的集成。有关TCL命令的更多信息，请参阅“TCL脚本参考”。- X# i# x' P) v0 S4 B
& i0 r0 q/ ^. ^2 W" h: E5 Z6 x
生成HTML报告2 j( M; V2 m2 W
从这个版本开始，仿真之后可以在PowerTree中生成DC和AC的HTML报告。2 s5 b1 b' O) `5 T( e2 Y& w
: r5 E9 u) X) n, q' ?' k; |0 ], P
1 ^: Z) `7 H( x2 Y/ W
7 T4 y% t+ C: ?- m 6 ^2 k0 Y, U! L' |! O* I0 o; T1 f
其它的可用性改进
- V! E2 I8 }& A3 k0 N 在该版本中，在PowerTree中添加了以下与可用性有关的改进功能：3 s: y+ w* Q! I9 f0 r
折叠分支的符号更大 ! @% E$ V4 Y& A0 `5 `4 d( a) N% U7 p
, ]+ N/ C6 ~! a) x
% J8 r8 ~( J# x+ f1 v w
" M3 {: @3 f" P7 }- Q4 s) ]8 E
新的缩放区域图标 / r4 o3 _; I8 M2 t4 d! v: q( P3 R
3 Z H% W1 g: u# m
* T" R" K3 D, O 对去耦电容块的数据提示改进 7 W! S: N6 n) P' W
2 T6 P; x/ l' ]" K' t) n8 T; p
. {5 V2 M. q' ] 走线检查改进 ERC - Trace Impedance/Coupling/Reference Check workflow可用于SPEED2000™,PowerSI, Allegro Sigrity™ SI, OrCAD Sigrity ERC。 本节介绍以下走线检查改进功能。 " C+ L/ Y0 {5 |
Trace Scaling 支持 Set up ERC Sim Options窗口中添加了Trace Scaling按钮。
6 f0 u8 t Z. ^5 b1 }7 h1 G " O! A) {. j; o& \1 k9 q
对于trace scaling文件的格式，在“导入文件”窗口的Notes部分单击相应的超链接。信息会显示在Trace Scaling Format窗口中。
$ S+ {# i* c4 Z, N. k
+ m* V$ X: z" l8 W6 c 随着走线宽度的变化，layout中会显示阻抗变化。 3 ?; y, y. Z) k7 h7 D, P* D
基于网络的XTalk 现在可以通过在SRC SI Metrics Check中直接调用Level-2仿真来计算和报告基于网络的串扰。4 _8 ^ k7 q: @, f4 C5 z0 K/ z
& g/ M( j" ~# s- c( W! N4 P: s( s3 W' t
4 b/ G: E# P3 G W3 S o9 H- p& s
" ]) V3 |* k8 m5 n5 z欢迎您的评论！
您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。8 U+ l9 v! q2 @9 p9 A8 S' q! h
7 H+ b8 s! H8 G" g: k | 
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发表于 2018-4-9 10:03
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