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1 第1章 常用封装简介 6
$ [0 ~6 b) ~) l) `, B9 H. ^3 |/ x; t6 U1.1 封装 6; j7 @ ?2 k- L
1.2 封装级别的定义 6
2 n- U7 g0 U; H. z! b8 j) L1.3 封装的发展趋势简介 6
' X* r+ j9 ^8 H% @, {1.4 常见封装类型介绍 96 I$ E. J/ d+ C$ E5 Y
1.4.1 TO （Transistor Outline） 9
% S9 k" p) Y; y" n" `0 V1.4.2 DIP (Dual In line Package) 9
7 M; r7 p1 g' [+ `3 u1.4.3 SOP（Small Out-Line Package）/ SOJ（ Small Out-Line J-Lead Package） 10" L" m' y" @+ `+ h4 o9 Y# d/ ?
1.4.4 PLCC (Plastic Leaded Chip Carrier) 11
3 }# Z* I% a+ X8 G: _, g7 e; C1.4.5 QFP（Quad Flat Package） 11
) r! K( q* s: g1 f1.4.6 QFN(Quad Flat No-lead)/LCCC(Leadless Ceramic Chip Carrier) 167 n4 c2 t3 v2 L$ A2 v: W1 t+ V
1.4.7 Lead Frame进化图 17* g( B0 t- h! V6 K, b+ S
1.4.8 PGA(Pin Grid Array Package) 175 \9 E" Z1 c, m3 Z+ A0 `: c
1.4.9 LGA (LAND GRID ARRAY) 180 {2 a6 v7 ~% C' [" O# n
1.4.10 BGA(Ball Grid Array Package) 18
5 |8 v. M2 l" g# R+ @1.4.11 T BGA (Tape Ball Grid Array Package) 19
3 D. P3 w. X! A' V. r8 Y1.4.12 PBGA (Plastic Ball Grid Array Package) 20
; h% i, v0 M* j) R: z6 f1.4.13 CSP Chip Scale/Size Package)/ FBGA (Fine Pitch BGA) 21
' e. N! r. {, C- M/ {7 k: h1.4.14 FC-PBGA(Flip-Chip Plastic Ball Grid Array) 22
( D, f/ M" M0 l1.4.15 WLCSP（Wafer-Level Chip Scale Packaging Technology） 23/ o3 O" e! I: f A0 D+ u- f b
1.4.16 MCM(Multi-Chip Module) 25. I9 S- h0 \ d
1.4.17 SIP（System In Package） 26
1 W4 V8 H! E2 h# m- b0 g1.4.18 SOC 277 e6 a: H8 _. d$ @* f# I
1.4.19 PIP（Package In Package） 30
9 Q: B2 e* b% ~) L" X1.4.20 POP(Package On Package) 30
0 E) J2 s3 O; X( J8 n& l6 b1.4.21 TSV (Through Silicon Via) 32
. P, x U' r, H* u6 O! U5 B1.5 封装介绍总结： 34
) M/ Z, E2 e1 B& L2 v9 @; T+ ?1 I1 第2章Wirebond介绍 5
; Q3 w, x& M& `/ K# e: e1.1 Wire bond 特点(成熟，工艺，价格） 50 ~7 y' y. F1 Z* n8 A' n) {
1.2 Wribond的操作过程(每步骤有图) 8
; ~% n" W) P% a& ~4 g9 f1.3 哪些封装适合于使用Wire bonding工艺 12* {) @7 A S; Q0 M+ i0 ~1 R* `
1.4 Wire bonder机器介绍 14
2 `/ J& w8 E6 M9 Z1 第3章 LEAD FRAME QFP封装设计 69 Y2 }4 {5 S& l% \9 N: w& k) m8 x
1.1 QFP Lead Frame介绍 6
% x( Q% O2 ?2 \( u1.2 Lead frame 材料介绍 85 t5 x5 L; n( Q& B9 t" g y4 q; \
1.3 Lead frame design rule 8. `) U; A" D) i
1.4 QFP Lead Frame 设计方法 10
5 m4 T. V4 x( Q( i6 J- Y; ^8 T1.5 Wire Bonding设计过程（以autocad为例） 17
8 L, X* o0 r/ y! K+ {1.6 Lead frame Molding过程 22
! r0 [( X5 B, R; U% J1.7 QFP Punch成型 (整块没Punch lead frame的图) 24
/ w& k) @9 I+ i# y1.8 常用Molding材料的一些介绍 26
- Q6 I2 A" D; A1.9 QFP lead frame生产加工流程 28/ J6 a0 B9 e0 X0 F8 b+ _7 [3 P
; |2 J2 V) s/ g5 R6 x1 v0 x第4章 PBGA封装设计 7! k5 H$ J( O* G" Z7 P: {. n% w
1 WB_PBGA 设计过程 7
( x% U8 r# ~6 O! H& c( x. X1.1 新建.mcm设计文件 7& X6 a2 O/ ^+ h/ I+ X
1.2 导入芯片文件 8
2 Y, G7 b. }# v8 |4 l1.3 生成BGA的footprint 13; Z$ C, i) r9 ^; }# T- F
1.4 编辑BGA的footprint 171 O; x/ e3 S' w" i
1.5 设置叠层Cross-Section 206 ^. [( w# G0 A3 P, }. i
1.6 设置nets颜色 214 S5 E$ b2 Q7 ?2 @3 Z" f' [! I* M8 G
1.7 定义差分对 22
- J9 y; W1 l* B ~1.8 标识电源网络 23
5 N+ @8 |4 V* i H1 S! v8 |1.9 定义电源/地环 24- x {# @) w: ]6 M
1.10 设置wire bond导向线WB_GUIDE_LINE 27+ _6 R: B$ x6 k, K
1.11 设置wire bond 参数 30
. E4 S9 h4 b* u& V4 c1.12 添加金线 wirebond add 34
$ l1 q/ {2 _* ?: [( g; t- S1.13 编辑bonding wire 36* @4 E' R7 H. i, l5 t# K: t) U
1.14 BGA附网络assign nets 38
9 f! d: ~3 F8 s1.15 网络交换Pin swap 42% P' j4 W% R- ^/ ^5 I' u
1.16 创建过孔 44
- x: j$ z9 {% p4 ~( G( d1.17 定义设计规则 46
( H$ X7 V: f& p$ H9 ?5 v0 \7 Q1.18 基板布线layout 49& a# J4 m8 S: Y) }6 \7 h6 o
1.19 铺电源\地平面power/ground plane 51
( l+ e7 _' r' u% L% N1.20 调整关键信号布线diff 53
& q; D: W& x1 j1.21 添加Molding gate和DA fiducial mark 56* J. B0 I; ~& k8 N
1.22 添加电镀线plating bar 58
1 V1 u+ Q6 T( n$ C1.23 添加放气孔degas void 62
0 s/ g9 z' d! v P+ ?& J1.24 创建阻焊开窗creating solder mask 642 }. ], h, D! p h4 _1 l h
1.25 最终检查check 675 z K2 I2 C# r" U
1.26 出制造文件gerber 68
' O1 w* _8 R, {$ o/ s" E1.27 制造文件检查gerber check 72
# L+ s6 Y4 F" E' o1.28 基板加工文件 74
a" I" \' Z9 g u6 V1 X1 \& a! H: g1.29 封装加工文件 75: s# @# l2 }- D9 D
( T3 p. i7 V) s1 第7章 pbga assembly process 7; \4 q% G- M9 j/ x5 u u3 Z, N* ?8 l% H
1.1 Wafer Grinding(晶圆研磨) 7
7 s' a# T6 L# n- m5 k+ ~! u1.2 Wafer Sawing(晶圆切割) 9
9 z0 @2 @5 T9 ^8 a4 s4 b9 ?$ p1.2.1 Wafer Mounting(晶圆贴片) 10
. P% c3 B7 y3 G$ B& K- A1.2.2 Wafer Sawing(晶圆切割) 10
( [& W/ J$ U6 ?2 L m1.2.3 UV Illumination(紫外光照射) 111 t* c6 M0 u% q; h1 S w
1.3 Substrate Pre-bake(基板预烘烤) 11
6 G* ~# W' L, y. C2 H1.4 Die Attach(芯片贴装) 12) b; [0 T: k f( \1 E0 t% i. m
1.5 Epoxy Cure(银胶烘烤) 14; V8 W1 S4 }6 ?6 `( Y( R; N7 h
1.6 Plasma Clean (电浆清洗Before WB) 14
7 Z: `" d) o, i& m4 O1.7 Wire Bond(金丝球焊) 156 K) j5 \* j' O7 p- F' u9 U
1.8 Plasma Clean (电浆清洗Before Molding) 17- Z) \8 B6 F) r
1.9 Molding(塑封) 18% \" q, O- |7 J9 I
1.10 Post Mold Cure (塑封后烘烤) 19- r; f( ^& |7 v
1.11 Marking(打印) 20! v( ^3 _5 Z9 @( s2 A
1.12 Ball Mount(置球) 22
; j" {" { @) Z. w( z/ H+ |7 Y# x* w1.13 Singulation(切单) 22% c4 s! y# x. B$ E: V. ?2 E
1.14 Inspection(检查) 23
% y+ y8 `8 u# `& k/ j1.15 Testing(测试) 249 j1 Z" }4 s& i r+ P
1.16 Packaging & Shipping(包装出货) 25
5 _: j3 m( b8 ]: v
& z9 [+ P1 V! |( `# z+ _ B& u1 第6章 SIP封装设计 80 c- L9 Q5 Q3 Z( ? a/ C6 J
1.1 SIP Design 流程 9
6 y" [+ g7 Q/ a1.2 Substrate Design Rule 11
# H4 e6 k! }0 m$ r3 H! _, L0 j1.3 Assembly rule 14% W$ S, Y1 A5 P* m! K5 r# ?3 p- a! n
1.4 多die导入及操作 16, V+ u. [! H( i% y
1.4.1 创建芯片 16
- o6 o& a# O- r5 M" W! G1.4.2 创建原理图 34
1 y& U% q: w, ]$ Z1.4.3 设置SIP环境，封装叠层 36
( l" [ P* L! n& B6 R' j5 Q1.4.4 导入原理图数据 42; Z6 T( V1 b9 a* b
1.4.5 分配芯片层别及封装结构 46
3 b' O/ W9 Z c9 f8 I7 D1.4.6 放置各芯片具体位置 490 x; c4 ]8 i1 ~: a# [& N
1.5 power/gnd ring 45
: U: @! x; `% u. ]8 |8 ~1.6 Wire bond Create and edit 59
4 T0 r% Q0 L8 V1.7 Design a Differential Pair 68 V8 \9 D3 `/ w6 t% m2 z: s$ F: M7 Z
1.8 Power Split 73
+ c/ T! w4 T: w+ Q; g' y1.9 Plating Bar 78
2 u# V2 T. K& w1 p1.10 八层芯片叠层 83
" E% E3 P. k, t5 Z! C! O9 V1.11 Gerber file/option 830 ]$ P6 ?/ P+ l2 [2 ^
1.12 封装加工文件输出 91
" ^# n1 k- @- N# K1.13 SIP加工流程及每步说明 100- o9 |1 A: [$ Z
1 第7章 FC-PBGA联合设计 7/ i; i( M, N. [$ j, Z5 m U
1.1 高PIN数FC-PBGA封装基础知识 7
- U8 B& Q, A* g" ?% t1.1.1 高PIN数FC-PBGA封装外形 7
; t8 ]0 \! e' w7 |7 t$ ?6 ~1.1.2 高PIN数FC-PBGA封装截面图 7
! c/ W) | f7 ]9 S# \' s1.1.3 Wafer 8
, ~( C' @; s1 x# r% t1.1.4 Die/Scribe Lines 8
" M) w, y( q3 H% P6 P0 t1 @- \1.1.5 MPW(Multi Project Wafer) 8
3 g- k4 N( ~: r" G1 e# h( r* N1.1.6 BUMP(芯片上的焊球) 9
5 P% {5 W' D7 a! t! x) K# i. v1.1.7 Ball(封装上的焊球) 9) l) u- m; j$ m" Z% Y; g# p+ R
1.1.8 RDL 10
8 U; T- t: N, B" W; a7 n1.1.9 SMD VS NSMD 11* K: I, O8 F8 d0 |
1.1.10 FlipChip到PCB的链路 12( ~2 z4 b9 u$ \$ r8 V
1.2 封装选型 12; t# D) A, x0 J% _+ t
1.2.1 封装选型涉及因素 12) G# P; A7 j6 `# S- j0 J! E2 m2 l7 }
1.3 CO-Design 14! L7 h( y) s) Y' v. ]% Q! V8 f
1.4 Vendor推荐co-design的流程 14
% O* i2 ?7 g; s! T0 F1.4.1 Cadence的CO-design示意图 15/ p+ ]6 p; j5 C8 U
1.5 实际工程设计中的Co-Design流程 16
' a# K+ R& d$ G2 Z" T1.5.1 Floorplan阶段 182 p# F5 ~% ]+ G' F1 A! b
1.6 FLIPCHIP设计例子 29/ @7 @$ [2 \" d- D/ b
1.6.1 材料设置 29
$ C0 i ` h, U' u U; I$ a1.6.2 Pad_Via定义： 32/ b& O3 b2 y8 |' ?1 Z
1.6.3 Die 输入文件介绍 34
7 Q. \9 [6 T9 ^* w/ [2 L1.7 Die与BGA的生成处理 34! d! w! e1 W9 O: }' G( f+ z7 I
1.7.1 Die的导入与生成 34
: q4 ~8 H1 ] c$ b1.7.2 BGA生成及修改 38' @! `( \% G( }6 o: t8 F+ W
1.7.3 BGA焊球网络分配 44
0 t$ z+ i7 \3 `3 O) v- c1 _! N# u1.7.4 通过EXCEL表格进行的PINMAP 47
; l9 Y; ?; u4 A- X. R; f8 S* A, H; Y1.7.5 BGA中部分PIN网络整体右移四列例子 48
: l/ z" A* M# q% t1.7.6 规则定义 51
! C# r. X% t# B' g- E( d2 r1.7.7 差分线自动生成方法2 58" s U( l& T* N$ v$ P0 Y4 o. M$ y
1.7.8 基板Layout 58
9 o5 E8 v; [- A `1.8 光绘输出 64
0 z- \5 B7 O8 m" B1 v. @9 w$ E4 b1 第8章 封装链路无源测试 5% }/ X. E, ^1 N
1.1 基板链路测试 5, {+ Y+ ~, n8 ~. u
1.2 测量仪器 51 L' v# O# p# B g" z {& x
1.3 测量例子 5* A' i3 ^4 \) p( Y( O
1.4 没有SMA头的测试 70 E/ F& A5 F" ^0 ?# i. t& F9 y' W
1 第9章 封装设计自开发辅助工具 5
3 H( d1 T6 }+ w6 O1.1 软件免责声明 5
4 i- y% j! i/ C7 ~) Y; b. @+ _1.2 Excel 表格PINMAP转入APD 6
$ N/ E5 V* ~' X2 N$ N4 `1.2.1 程序说明 65 T: s5 _' S! X' S2 a% t
1.2.2 软件操作 7
4 ^3 C9 k7 U; U1 B/ i4 L2 t8 u1.2.3 问题与解决 13
8 {9 s( z$ M, m2 ]1.3 Excel PINMAP任意角度翻转及生成PIN NET格式 149 v2 i0 K+ n6 E% ^4 q3 u2 P
1.3.1 程序说明 14
- N2 T) x& o# b, Z& l1.3.2 软件操作 14
# C1 x8 A2 o3 ~1.3.3 问题与解决 18# V4 \( N0 ?/ t/ p& W5 b
1.4 把PIN NET格式的文件转为的Excel PINMAP形式 18" W% ]( p# N- Q: D! X. u0 Q
1.4.1 程序说明 18
( J2 _) P0 C1 K1 h- q1.4.2 软件操作 19
4 W3 T4 V( R/ |0 d& s+ B" ^" @' q1.4.3 问题与解决 20
0 Z5 O8 \" _! b8 @; F& O1 h |
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发表于 2014-7-18 11:56
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楼主
发表于 2014-7-18 15:04
恭喜出版新书
