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发表于 2008-8-19 15:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
我从orCAD to Allegro时,出现错误.
3 h1 I8 @$ m* O! _/ P! j" g1 I: ENettev 如下,请帮忙看看哪地方出了问题..! ~  d4 Z2 g! W' Y6 r; w

, I3 \3 P5 R, x& W" L2 p) u1 v" B- s2 E* }. O
Cadence Design Systems, Inc. netrev 15.7 Tue Aug 19 15:49:19 2008
) u6 D! Q8 W7 W" e1 \(C) Copyright 2002 Cadence Design Systems, Inc.
0 {! w: s9 T: Z2 F------ Directives ------
( e% u9 T' y& V- g! {1 G$ v7 kRIPUP_ETCH FALSE;
$ z6 d, m# U! K, U1 c0 u5 z! G$ qRIPUP_SYMBOLS ALWAYS;
" v1 @2 o# ~# ]  m# n& uMISSING SYMBOL AS ERROR FALSE;
# p$ z( f; i$ d' D6 WSCHEMATIC_DIRECTORY 'd:\project\project\orcad\allegro';
8 B9 }0 T" J7 b" YBOARD_DIRECTORY '';
6 }7 H+ `5 r% NOLD_BOARD_NAME 'halfadd.brd';) {  i" G$ n7 q9 t) q
NEW_BOARD_NAME 'halfadd.brd';
( |0 G) {# }6 l9 DCmdLine: netrev.exe -5 -y 1 -n -i d:\project\project\orcad\allegro d:\project\project\orcad\allegro\halfadd.brd d:\project\project\orcad\allegro\halfadd.brd! @4 ]" p: x8 c2 m+ r
------ Preparing to read pst files ------2 U8 O, C* W# F1 O& V! P
Starting to read d:/project/project/orcad/allegro/pstchip.dat
2 T& E' R8 c% I# \8 v! o$ p% t   Finished reading d:/project/project/orcad/allegro/pstchip.dat (00:00:00.00); o; B3 S9 }3 s/ }
Starting to read d:/project/project/orcad/allegro/pstxprt.dat
$ Q0 B$ M- z5 ]0 s# [0 w5 A   Finished reading d:/project/project/orcad/allegro/pstxprt.dat (00:00:00.01): a& y8 ], c  |9 B* m" {
Starting to read d:/project/project/orcad/allegro/pstxnet.dat
* t6 Z2 V0 j3 Y" y, g  x2 V7 J! {   Finished reading d:/project/project/orcad/allegro/pstxnet.dat (00:00:00.00)
0 Y" ~9 Q- b" G# e4 k( l& w7 V; Z4 M------ Oversights/Warnings/Errors ------
) t" R3 A* S' I
! e6 ]5 \* X4 S#1   WARNING(304) Device/Symbol check warning detected.
9 v8 }8 k( J1 |: t7 j# [2 HSymbol 'DIP14' for device '74LS04_DIP14_74LS04' not found in PSMPATH or must be "dbdoctor"ed.
+ Z- K7 p6 G3 C4 C    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.% D# c7 K  K; F3 ?  O- I" N
#2   WARNING(304) Device/Symbol check warning detected.
1 X/ C2 h' [1 G, \: g+ PSymbol 'DIP14' for device '74LS08_DIP14_74LS08' not found in PSMPATH or must be "dbdoctor"ed.& X2 Y  y9 o% }: D8 D
    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.. P6 U0 q/ s# B* \2 n
#3   WARNING(304) Device/Symbol check warning detected.
- i0 U' b7 l6 }; q+ fSymbol 'DIP14' for device '74LS32_DIP14_74LS32' not found in PSMPATH or must be "dbdoctor"ed.# H+ q$ B$ q; `8 `' k9 p/ T
    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.
# i! r6 a. V3 P/ R( v------ Library Paths ------( D* X8 `* R- }  l' t# @  c& M6 U5 P
MODULEPATH =  .
# b3 |* t0 ?; M& X4 {: p           F:/Cadence/SPB_15.7/share/local/pcb/modules 9 V- a, t8 K4 d! Q% ^. u
PSMPATH =  .   z7 r: l* E& J
           symbols
% a9 b  Y: ?: n' Y. _8 R+ |$ m           ..
+ l) x$ R0 R; P           ../symbols ! l. h1 G; U6 x# ~& J
           F:/Cadence/SPB_15.7/share/local/pcb/symbols / {6 p2 L% }7 s0 d7 n0 a0 W
           F:/Cadence/SPB_15.7/share/pcb/pcb_lib/symbols
$ _7 n5 U  H0 S( X- y$ X0 [           F:/Cadence/SPB_15.7/share/pcb/allegrolib/symbols 8 N' _: n! L2 q
PADPATH =  .
/ \' w+ \" M( s5 f           symbols
" W2 l1 E9 i* ]5 ~+ V           ..
, V" ]# A7 A  e8 A# \0 p           ../symbols 3 A' w7 o' R  b4 }( w- W
           F:/Cadence/SPB_15.7/share/local/pcb/padstacks & p, \' e; k" E
           F:/Cadence/SPB_15.7/share/pcb/pcb_lib/symbols : [0 }6 E  k9 |6 k
           F:/Cadence/SPB_15.7/share/pcb/allegrolib/symbols 8 Q' |, F) Z3 R4 N

1 E( G) S% `6 M) y; j/ k------ Summary Statistics ------! l  u7 z& o/ l) l  G( }% l

. a/ j- H* `% Z- v8 Pnetrev run on Aug 19 15:49:19 2008
# A1 Z( H2 L8 ~6 {1 c+ V  U   DESIGN NAME : 'HALFADD'' V/ R7 U' L/ J$ x% ~8 P
   PACKAGING ON May 28 2006 22:05:31
3 k& |, N( _( s) d( V/ j   COMPILE 'logic'
; }$ }# ~0 _. {& H+ l   CHECK_PIN_NAMES OFF8 l+ z: a  L! W4 A1 ~) c6 `9 V
   CROSS_REFERENCE OFF( z4 L: b4 }6 s
   FEEDBACK OFF% Z/ h. f. J# U7 s! o
   INCREMENTAL OFF
7 w9 Q6 B( ]2 M( g* K8 x1 o   INTERFACE_TYPE PHYSICAL+ P# T5 w* z# Q; i1 U+ e
   MAX_ERRORS 500
. H6 q# q4 q' @* Z   MERGE_MINIMUM 5
5 B* _# }/ n; j; Z5 w  N; f% s   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'4 j' e+ F- y5 }4 ~
   NET_NAME_LENGTH 24
) V! P# A8 t& t3 ]' B   OVERSIGHTS ON9 B$ K+ u8 |- _9 U: Z6 r
   REPLACE_CHECK OFF
. D$ p; i  r: p! Z- ~4 @   SINGLE_NODE_NETS ON( I& N+ E" }! P* S
   SPLIT_MINIMUM 04 T; [# Z7 k* g- ~; f) `
   SUPPRESS   20
0 B5 {$ I# S; P   WARNINGS ON) q: t/ K: `! e) V9 S. O
No error detected
( @( i9 i$ ]2 w) P5 p No oversight detected5 I, D5 @) N/ z; `& R
  3 warnings detected
4 R* y+ z5 W$ k3 u. i/ Scpu time      0:00:145 y0 @  J+ T3 Z* Y$ Q
elapsed time  0:00:00
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发表于 2008-8-19 16:18 | 只看该作者
封装没有找到吧,应该有个封装对应的PSM文件。

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 楼主| 发表于 2008-8-19 17:22 | 只看该作者
你的意思是,我在创建Netlist前,要在Allegro中做好原理图中各零件的封装?

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发表于 2008-8-20 10:55 | 只看该作者
最好是这样,不过如果不直接从CIS里将Netlist导入到Allegro中的话,即只生成Netlist是不会要求有相应封装的。但是一旦需要导入到Allegro中的话,那就必须要有相应的封装。
* l/ \- p8 z) V  c& v3 s( K6 h% u$ B! o
[ 本帖最后由 lihuizju 于 2008-8-20 10:57 编辑 ]

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发表于 2009-1-5 15:08 | 只看该作者
楼主,您的这个问题怎么解决的啊?我也遇到同样的问题

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发表于 2009-1-5 15:35 | 只看该作者
我今天也遇到这样的问题了,已经解决了。你把DIP14.dra、DIP14.psm和相应的焊盘文件放到封装目录下就ok了。要是没有这样的文件你就必须自己做封装了。

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发表于 2012-6-18 15:15 | 只看该作者
恩,楼上正解,
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