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EDA365电子工程师网»技术社区 › 电子技术社区 › PCB生产问题咨询 › 请教一个叠层阻抗的问题
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请教一个叠层阻抗的问题

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suzhiyuan0418

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发表于 2017-7-5 18:54 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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第一：下面两张图片红色框中显示的阻抗是怎么得到的？
3 U3 n1 Z; A) V5 v6 g第二：第一张图的几个走线叠层阻抗都是50欧，是怎么得到的？通常情况下不都是定好板厚，然后设置好相关叠层厚度，然后再通过调整走线的线宽线距来调整阻抗吗？为什么第一张图是先定好叠层的阻抗是50欧，然后再去算线宽呢？这样的50欧线宽都到8mil了。就拿ddr走线来说一般都不会走8mil的线宽啊。. A$ ]6 L5 d, H" a; a* k
( n2 o; F' k& k) F0 x  I
" d9 Q* L. }5 ?0 G7 ]' d( c2 d
$ S, U- T6 C$ u$ c: V% u

! x1 e) \3 u: S" P3 z能不能帮忙解答一下疑惑？2 T1 p& s: [4 V

$ S$ F# [  r) M谢谢！" J8 W; H2 `; |  C& H
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pcb_alan

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发表于 2017-7-6 14:41 来自手机 | 只看该作者
迹Сlayoutβ迹ο峧

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pcb_alan

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发表于 2017-7-6 14:43 来自手机 | 只看该作者
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张湘岳

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发表于 2017-7-6 15:33 | 只看该作者
有没有更详细一点的文件,这个8mil不是指线宽,是说CORE的厚度吧

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suzhiyuan0418
下面图片就是资料上面的全部内容，就是不明白两个叠层右边所写的阻抗是怎么得到的。因为正常情况下都是定好板厚，然后设置好相关叠层厚度，然后再通过调整走线的线宽线距来调整阻抗。但是按照第二张图的话，每层的阻  详情 回复 发表于 2017-7-7 10:56
平常心。

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suzhiyuan0418

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 楼主| 发表于 2017-7-7 10:56 | 只看该作者
张湘岳 发表于 2017-7-6 15:33) n) |# {1 h1 e+ @* r+ B7 Z
有没有更详细一点的文件,这个8mil不是指线宽,是说CORE的厚度吧

" B( g' R7 j: V2 e& ?: ?# O& Y9 y0 [下面图片就是资料上面的全部内容，就是不明白两个叠层右边所写的阻抗是怎么得到的。因为正常情况下都是定好板厚，然后设置好相关叠层厚度，然后再通过调整走线的线宽线距来调整阻抗。但是按照第二张图的话，每层的阻抗已经定好了50欧阻抗的走线是8mil，那样的话光DDR的走线都没有办法搞吧。+ o6 k6 |  Q) X) w5 T" w2 m, |

* {! l! c5 _( Y 1 c! W/ R: Q- K) D% a: B; ]

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hz20120501

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发表于 2017-7-13 17:04 | 只看该作者
可以通过调整叠层厚度来改线宽呀，为什么每个core直接都要用2张 2116，他这个资料中的阻抗是依据实际的走线算出来的吧，并不是是说那层的阻抗，应该只特定线宽（比如8mil）的阻抗

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csw123

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发表于 2017-7-17 10:49 | 只看该作者

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阿布诺

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发表于 2017-7-28 15:52 | 只看该作者
调整你的介质厚度， 当你线宽固定的时候， 板厂会通过调整介质的厚度  来控制你的阻抗。

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bybo-g

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发表于 2017-8-8 09:12 | 只看该作者
稍微好一点的叠层其实是信号层在3/5/7/10这样会没有相邻层的影响，还有就是阻抗会比较好控制，另外可以调整铜厚，线宽和与参考层的距离来调整阻抗
: e! s" I# u6 n1 l  m

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liujian1987

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发表于 2018-3-2 07:53 来自手机 | 只看该作者
看不到图

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suzhiyuan0418
5楼有图。  详情 回复 发表于 2018-3-2 08:10

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suzhiyuan0418

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 楼主| 发表于 2018-3-2 08:10 | 只看该作者
liujian1987 发表于 2018-3-2 07:53
3 T3 R* a8 d& \: i8 @/ N- {5 s看不到图
  z/ f) i% n, J$ q4 |4 s5 U; [
5楼有图。6 {4 c" Y+ q" G3 w& A# g

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