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[仿真讨论] FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)

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发表于 2018-6-25 21:18 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 Quantum_ 于 2018-6-25 21:19 编辑 # |) L  s/ {7 b( g" R, x

2 g) }6 S" y' [1. 第一次, 阅读SI 报告, 有如下几个问题.
8 M. c9 u3 \  D4 z    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)" o9 o& _! R) P7 ~9 ~
    b. 图片2中, 所示的时间261ps 是指什么时间.6 `2 ~8 A( @( F/ t
    c. 为何图片3中的worst case 不是261, 而是324 ps?
& [" V1 d* e$ L2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)/ m) }& s0 d  Q) U# X8 _) S1 s

* G, l0 G. R* F1 l" U3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?9 z! K! v' l; \/ i
    a. 是走线长度有问题吗? 长了, 还是短了?" E% s0 K, C/ S' B7 }; N
    b. 可是, 我查看长度表格, 却是正常的范围.
- N9 K( m8 H+ z/ c2 @    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.# k9 X$ _* t% k) ]- W# K
, d0 r- @' |" R3 I. ]5 b
以上,谢谢!
* c  D' Q" |) w5 ^5 [" O5 ~/ K' \. C1 H4 f) m+ h9 c
! f! i7 u$ m5 g: l, Z* M

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topology

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