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本帖最后由 alexwang 于 2018-7-3 09:38 编辑 ( d6 k# e/ ^7 [3 |1 x
* d5 K# F5 ?1 y8 F- g0.5mm pintch QFN封装如何优化Crosstalk？这里有解决方案！ $ y$ g9 L: z- R9 B, W
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一、引言 随着电路设计高速高密的发展趋势，QFN封装已经有0.5mmpitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及以上的高速应用更应该注意避免此类问题，为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。
+ I8 y+ r, t5 B: v7 D- C二、问题分析+ s. H b# z7 S9 e9 e, O( A$ A
在PCB设计中，QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。图一是一个0.5pitch QFN封装的尺寸标注图。 图一 0.5 pitch QFN封装尺寸标注图 9 {4 q- @3 ]8 [7 F/ ]& m! P
图二是一个使用0.5mm pitchQFN封装的典型的1.6mm板厚的6层板PCB设计： 图二 QFN封装PCB设计TOP层走线 ; q7 ^5 e' X& k
差分线走线线宽/线距为：8/10, 走线距离参考层7mil，板材为FR4.
7 x5 G1 h* o1 ?图三 PCB差分走线间距与叠层
! f; j8 ?0 N: h- O E- p: ^. y H从上述设计我们可以看出，在扇出区域差分对间间距和差分对内的线间距相当，会使差分对间的串扰增大。 图四是上述设计的差分模式的近端串扰和远端串扰的仿真结果，图中D1~D6是差分端口。 8 ?" z5 H7 g8 @ ]# p: `5 Y
图四 差分模式端口定义及串扰仿真结果 3 y O* W1 m( G0 C* d% ~" s& M
从仿真结果可以看出，即使在并行走线较短的情况下，差分端口D1对D2的近端串扰在5GHz超过了-40dB，在10GHz达到了-32dB，远端串扰在15GHz达到了-40dB。对于10Gbps及以上的应用而言，需要对此处的串扰进行优化，将串扰控制到-40dB以下。 # {7 h; W( n( F( Z
三、优化方案分析; p5 b9 D; \- X0 G% Y
对于PCB设计来说，比较直接的优化方法是采用紧耦合的差分走线，增加差分对间的走线间距，并减小差分对之间的并行走线距离。 图五是针对上述设计使用紧耦合差分线进行串扰优化的一个实例： 图五 紧耦合差分布线图 / [9 o4 V- b5 }
图六是上述设计的差分模式的近端串扰和远端串扰的仿真结果： 图六 紧耦合差分端口定义及串扰仿真结果
4 i$ W, M$ q( w! v& L 从优化后的仿真结果可以看出，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小4.8~6.95dB。远端串扰在5G~20G的频率范围内减小约1.7~5.9dB。
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表一 近端串扰优化统计
9 D0 {4 B% o( Q8 N. C# {+ P表二 远端串扰优化统计
5 D- d9 h. ]1 |% v9 i- Y1 w/ ]; E 除了在布线时拉开差分对之间的间距并减小并行距离之外，我们还可以调整差分线走线层和参考平面的距离来抑制串扰。距离参考层越近，越有利于抑制串扰。在采用紧耦合走线方式的基础上，我们将TOP层与其参考层之间的距离由7mil调整到4mil。 e( b' a7 g- ]2 _2 t: C' A# I
图七 叠层调整示意图 ! w5 R' N% [3 @+ m/ d
根据上述优化进行仿真，仿真结果如下图： 图八 叠层调整后串扰仿真结果 $ L' |( _' p, `
值得注意的是，当我们调整了走线与参考平面的距离之后，差分线的阻抗也随之发生变化，需要调整差分走线满足目标阻抗的要求。芯片的SMT焊盘距离参考平面距离变小之后阻抗也会变低，需要在SMT焊盘的参考平面上进行挖空处理来优化SMT焊盘的阻抗。具体挖空的尺寸需要根据叠层情况进行仿真来确定。 图九 叠层调整后QFN焊盘阻抗优化示意图 7 ^1 K/ l7 v, i
从仿真结果可以看出，调整走线与参考平面的距离后，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小8.8~12.3dB。远端串扰在0~20G范围内减小了2.8~9.3dB。 表三 近端串扰优化统计
# P9 b9 O; F! u% w2 R# A& I6 o# t表四 远端串扰优化统计 四、结论8 ^. M8 W7 u7 B& X
通过仿真优化我们可以将由小间距QFN封装在PCB上引起的近端差分串扰减小8~12dB，远端串扰减小3~9dB,为高速数据传输通道提供更多裕量。本文涉及的串扰抑制方法可以在制定PCB布线规则和叠层时综合考虑，在PCB设计初期避免由小间距QFN封装带来的串扰风险。 TI公司的产品DS125BR820、DS80PCI810等芯片都采用了体积小并且利于散热的QFN封装。您可以在 www.ti.com/sigcon查询更多应用于server、storage以及telecom等领域的高速数据传输的repeater和retimer产品。
0 Q P: w% S7 d( t' Q- ~( `7 b其他相关资源 · TI的DS125BR820 40GbEQSFP+信号调理参考设计 · TI的DS80PCI810PCIe-Gen3卡参考设计 · TI的在线仿真设计工具InterfaceWEBENCH® Designer / B5 ?0 [8 |+ H5 Y. c8 o/ D
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发表于 2016-4-1 15:53
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