DDR3拓扑结构疑问

None_feiyu · 发表于 2015-9-23 08:42

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针对DDR3设计有如下两个疑问：

1、DDR3地址命令等组线通常采用fly_by结构，那么该结构想对其它拓扑的好处是什么？有没有合适的文章推荐参考。
2、有些DDR3不支持读写平衡，那么是否仍然还是采用fly_by结构呢？

希望各位热心的网友帮忙解答，谢谢。

超級狗 · 发表于 2015-9-23 09:09

踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices

None_feiyu · 发表于 2015-9-23 09:16

超級狗发表于 2015-9-23 09:09
$ l P3 T# H6 c4 ?: b+ B% E踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices

谢谢版主大大。
另：

1、通常DDR3走线会要求信号分组，且要求同组走线保证在同层，但实际上看过一些板子Layout，发现同组信号线完全在同层的几乎很少，请问同组走线保证在同层要求是否过高？

谢谢！

天天在线 · 发表于 2015-9-23 10:17

学习

中臣 · 发表于 2015-9-23 10:37

資料全英文啊，看著頭疼，

菩提老树 · 发表于 2015-9-23 12:04

对于第二个问题，我猜十有八九是一个有经验的工程师做的，因为在他们那里默认就是fly-by啦！

carol8688 · 发表于 2015-9-23 13:11

學習

kevin890505 · 发表于 2015-9-23 13:19

1，fly by相对于其他的更理想，因为到每个颗粒的分支最短（要layout做好当然），但是要求DDR3支持才可以.在小于等于2个颗粒时候相对于T点没突出优势，但在多个颗粒比如4个8个的时候效果就明显了。
2，不支持读写平衡的，用了你就洗白了，画之前一定要肯定这一点。
3，同组同层主要考虑得是串扰和过孔长度问题，对于小于800M的，如果你能把层叠阻抗，和其他信号线的间距控制好，不同组同层也没问题，只是信号质量比起同组同层差些，但是余量还是很大。速度再高，就不要冒险了，当然如果把过孔长度计算，然后再把间距阻抗控制好，可能是可以的，但没试过，哈哈，冒不起险。

None_feiyu · 发表于 2015-9-23 14:33

kevin890505 发表于 2015-9-23 13:19' b' Z. d6 B3 K, ~$ Z
1，fly by相对于其他的更理想，因为到每个颗粒的分支最短（要layout做好当然），但是要求DDR3支持才可以.在 ...

谢谢 Kevin。
另：
   1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么？（可以参考图片截图）

      很少看到有Read&Write Levelization Supported。

   2、假定不支持读写评审的DDR3，那么是否就不能够采用fly_by拓扑，而是T型拓扑？

   3、你说的洗白，我理解为板子白打了对吗？

kljy911 · 发表于 2015-9-23 21:20

DDR3的数据同步怎么做？常规存控初使化、控制流程有相关资料吗？

honejing · 发表于 2015-9-23 22:09

None_feiyu 发表于 2015-9-23 14:33
( e5 [: x$ p* Z/ I1 F  }谢谢 Kevin。
5 Y1 W2 i* A  D' Q* `2 V+ [另：
% o0 y1 c) q4 j  C2 a/ R    1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...

1. ... DDR3支持『读写平衡』
請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？

2. 對 DRAM 顆粒而言，只要它支持 Write liveling，那就可以用 Fly-by topology。

kevin890505 · 发表于 2015-9-23 22:30

None_feiyu 发表于 2015-9-23 14:335 I: @$ A& Q: i3 z5 A9 k! ^$ X4 t9 V
谢谢 Kevin。6 M7 E# f& Q+ r* Z$ L
另：
* ~6 m" ]$ c+ Q1 Z: r: N% G 1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...

个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制器和DRAM之间进行多次反复的training，来得到控制器到每个DQ组(不能说颗粒，因为X16的上面包含两个byte，需要分开计算)的不同延时，然后在写入数据时根据这个校准的结果进行不同延时，保证8Xn位数据的统一到达，写过程也是根据这个校准结果来延时的。
1，这个可能是一种习惯，从上面过程不难看出，其实write leveling & training是主过程，支持的同时应该是支持read leveling的，所以就成这样子了，我猜的，不确定，没仔细研究过；
2，是的，同样从分析结果可知，如果你有4个颗粒，延时不一样，但是你没用T型拓扑而是fly by，那么4个颗粒之间的延时肯定是不一样的，那么在地址控制命令依次到达后，数据写入和读取就完全对不齐，乱的，肯定没法用了，当然不排除速率低到一定程度是可以用的；
3，口语了，是的，真打板就浪费表情了。

None_feiyu · 发表于 2015-9-24 08:35

kevin890505 发表于 2015-9-23 22:30
9 v4 P' K" A: Z1 [% E6 m( A3 V: k个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制 ...

谢谢Kevin。
还得继续努力学习。

None_feiyu · 发表于 2015-9-24 08:36

honejing 发表于 2015-9-23 22:09
) b. z# J/ a" _9 ~1. ... DDR3支持『读写平衡』! e9 a" u1 y% S2 o
請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？

Honejing：
针对第1点参考楼下Kevin回复，谢谢。
他的回答比较详细了。

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