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orCAD to Allegro有关Footprint的一点疑问

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发表于 2008-9-5 14:04 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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小弟画好了原理图,其中一个0402的电阻在原理图中Footprint设为R0402 3 l9 Y) Z# Y. I  E+ [" l6 Q; ^! N* Y
创建好网络表
" f, d1 t, h# {% p# o% h, l$ z 然后我做好了R0402的封装放到 c:\project\orcad\symbols 文件夹下面
  F# D4 B/ r' k# ~* R1 \. E
% k& W3 J7 I  M1 y2 d在Allegro中导入网络表后,摆放零件时发现没抓到封装R0402.
! o9 [7 L. Y! k+ f0 T6 X& I$ }请问我应该怎么设置,才能把封装好的零件和原理图关联起来,可以自动识别抓取?
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发表于 2008-9-5 16:25 | 只看该作者
oRcad layout?
/ g+ C6 [. n4 B5 X" ]还是allegro?

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 楼主| 发表于 2008-9-5 17:29 | 只看该作者
用的是Allegro.一个人搞了两天了,好象也没相关资料可参考.

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发表于 2008-9-5 17:42 | 只看该作者
原帖由 lxwuming 于 2008-9-5 17:29 发表
, b& c& k9 Q0 O  a2 @& d( R用的是Allegro.一个人搞了两天了,好象也没相关资料可参考.
! G6 I' S9 ]+ e* A7 s/ s
关键点:4 I% Z( u, i0 f+ N& @* s) p1 o9 Z
1.正确导出网表
9 L* {4 ^% ~  p5 z2 y3 A$ ^6 @2.Allegro要设置正确psm和pad的路径,要包含你的封装和pad
$ M6 d# r1 ?& {4 w& ~
/ I( m$ W) N! |% o! P对照上面,那个存在问题?

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 楼主| 发表于 2008-9-6 09:11 | 只看该作者
numbdemon帮忙贴个图解释一下怎么设置psm和pad的路径的路径可好?- ^' Z$ S) j" n8 p  q
刚接触,不是很清楚.用Project Manager吗?

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发表于 2008-9-6 18:52 | 只看该作者

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 楼主| 发表于 2008-9-8 14:21 | 只看该作者
Cadence Design Systems, Inc. netrev 15.7 Mon Sep 08 14:06:39 2008) \' ^: G. b" [; o$ T9 ?& k
(C) Copyright 2002 Cadence Design Systems, Inc.
1 @7 u5 ?2 c, Q' n! k0 R+ ]------ Directives ------
& G. m) @) O: l  b" _RIPUP_ETCH FALSE;
( k" Z. t" ^( c2 C! U; x+ TRIPUP_SYMBOLS ALWAYS;* E" A3 o" ?7 O6 R9 x
MISSING SYMBOL AS ERROR FALSE;! N  W7 L0 e) ?( j
SCHEMATIC_DIRECTORY 'C:/project/orcad/forderix';
6 ~& ^6 j  f2 c' `BOARD_DIRECTORY '';' [) x) f6 Z3 `1 W% p
OLD_BOARD_NAME 'F:/Cadence/unnamed.brd';& Z8 A3 @8 v3 B* _
NEW_BOARD_NAME 'F:/Cadence/unnamed.brd';
; K% Y4 J; r6 C0 y" |CmdLine: netrev -$ -5 -i C:/project/orcad/forderix -u -y 1 -z F:/Cadence/#Taaaaaa03428.tmp
8 T8 s- K1 s( V! {! R& _------ Preparing to read pst files ------
7 @; n2 e2 I4 o5 u; C" ^4 z( U: L1 v
#1   ERROR(24) File not found) t, f4 t1 w! A  K1 z( F( P
     Packager files not found
4 p3 f  T2 G4 v#2   ERROR(102) Run stopped because errors were detected
1 @, k2 X0 ~9 g& @7 }& h+ rnetrev run on Sep 8 14:06:39 2008
6 \0 K) x- N3 L; F" L; ~1 i   COMPILE 'logic'( @9 i  C6 P, B+ Y% i  a
   CHECK_PIN_NAMES OFF% x' K, c7 i" F: _# v2 j$ ^
   CROSS_REFERENCE OFF0 R  h1 w$ x/ C0 J
   FEEDBACK OFF. D6 ^: O( E3 h; v/ I# ]
   INCREMENTAL OFF
5 I2 _; O9 ~( n. m0 U   INTERFACE_TYPE PHYSICAL6 ]) ]) j% w$ P9 D% D3 a2 K
   MAX_ERRORS 500% `! l4 f& W8 u% Y7 R
   MERGE_MINIMUM 5. L' y" Q0 T# q: w0 a
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'9 a! E, y7 H6 |" N" u. W  O
   NET_NAME_LENGTH 24' j  q, B/ S+ e8 Z, K
   OVERSIGHTS ON
2 {: i: J5 f, d* ^, v; c: ]& D$ P   REPLACE_CHECK OFF2 z/ m8 Z% E5 E" A  Q
   SINGLE_NODE_NETS ON
/ v  |' |/ f' C$ R6 Z" m0 n   SPLIT_MINIMUM 0
3 h/ a- }6 B, J. M+ r2 I   SUPPRESS   20" r- }7 K6 C8 \/ @5 Z! v
   WARNINGS ON
* y( r! c. U0 K- S* n- f& [  2 errors detected
: B5 L) i/ y1 [ No oversight detected
' W2 g& U; ]  c+ U: n; m4 o+ b No warning detected6 ?6 F: j# l. C4 q: d* L3 D2 R
cpu time      0:00:038 ^3 p$ [9 n' }7 @% t, ?, f2 K
elapsed time  0:00:00
$ |) U# Z% T& s: p! o" N6 A" m' r, c3 L5 N5 {" l
导入网表有以上错误,第一个错误我知道是没有封装,可哪个零件没封装怎么查找?
) N( O0 {* w" z" B2 a  F                                 第二个错误又是什么呢?
2 v7 p* E; F) m0 k* e  c' h! f( X6 ~还有netlist.txt又在什么路径下面?

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发表于 2008-9-19 10:14 | 只看该作者
学习了,谢谢!

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发表于 2008-9-19 12:43 | 只看该作者

回复 7# 的帖子

零件的封装可以这样看:
5 r' M9 W% q& w 在design entry CIS 中点取 *.dsn,9 I. ]! g) M) U1 @6 q2 p6 \( M
                                tool-exprot properties
$ s9 s8 \9 O0 @( J* W) j然后在生成的*.exp(位于outputs) 文件里查看哪个元件没有封装。

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发表于 2008-9-20 12:59 | 只看该作者
电子工业出版社的《Cadence高速电路板设计与仿真》这本书不错!!!!

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发表于 2008-9-21 16:04 | 只看该作者

很好啊

我要学学啊
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