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orCAD to Allegro有关Footprint的一点疑问

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发表于 2008-9-5 14:04 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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小弟画好了原理图,其中一个0402的电阻在原理图中Footprint设为R0402
. a4 c! j( ~# C" w( W/ M) ~2 B8 K创建好网络表
6 X. x6 s/ K2 [ 然后我做好了R0402的封装放到 c:\project\orcad\symbols 文件夹下面
% u/ G: d- O3 J+ W: F" v
/ f! }3 E; q4 K/ {: w2 u- ?在Allegro中导入网络表后,摆放零件时发现没抓到封装R0402.& ~! J& y. y' V0 f+ Q8 K" w
请问我应该怎么设置,才能把封装好的零件和原理图关联起来,可以自动识别抓取?
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发表于 2008-9-5 16:25 | 只看该作者
oRcad layout?# n1 u5 d4 a7 S
还是allegro?

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 楼主| 发表于 2008-9-5 17:29 | 只看该作者
用的是Allegro.一个人搞了两天了,好象也没相关资料可参考.

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发表于 2008-9-5 17:42 | 只看该作者
原帖由 lxwuming 于 2008-9-5 17:29 发表 $ ^% p9 ~" s; r9 t
用的是Allegro.一个人搞了两天了,好象也没相关资料可参考.
" g* C5 l  I2 v- d: F
关键点:6 v) o' |# T5 }  K& m
1.正确导出网表
. v2 S2 M( B* y8 u+ Y5 o% K6 O, P, Y2.Allegro要设置正确psm和pad的路径,要包含你的封装和pad# c. L8 O: B- m5 z4 d- h

" ^& X0 p5 }: X2 I& ~对照上面,那个存在问题?

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 楼主| 发表于 2008-9-6 09:11 | 只看该作者
numbdemon帮忙贴个图解释一下怎么设置psm和pad的路径的路径可好?
: j; O4 v' t# [9 t刚接触,不是很清楚.用Project Manager吗?

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发表于 2008-9-6 18:52 | 只看该作者

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 楼主| 发表于 2008-9-8 14:21 | 只看该作者
Cadence Design Systems, Inc. netrev 15.7 Mon Sep 08 14:06:39 2008' v" G3 r. t' K: j0 p: K0 l
(C) Copyright 2002 Cadence Design Systems, Inc.& g7 Y( N3 [0 k$ l7 }  N/ @
------ Directives ------
# n6 ^$ K" v2 R  R* I& wRIPUP_ETCH FALSE;; Y' ]9 U8 Y% l- q" L: w
RIPUP_SYMBOLS ALWAYS;7 z* O1 P2 O1 B) U8 Y2 u/ Q/ U
MISSING SYMBOL AS ERROR FALSE;
! {- @* u8 J9 V' V3 \$ f, bSCHEMATIC_DIRECTORY 'C:/project/orcad/forderix';+ ~' X! a# Y1 T# I
BOARD_DIRECTORY '';
# }: \4 ^6 n6 E. O% DOLD_BOARD_NAME 'F:/Cadence/unnamed.brd';6 ~/ ^. k: C# W6 `
NEW_BOARD_NAME 'F:/Cadence/unnamed.brd';: e/ Y! @1 S6 q" n! E
CmdLine: netrev -$ -5 -i C:/project/orcad/forderix -u -y 1 -z F:/Cadence/#Taaaaaa03428.tmp1 ?2 a5 \  Q7 t6 p. w7 r9 j, u
------ Preparing to read pst files ------
7 E" v) y2 w; ], M; s8 b/ k- h6 A+ G, e
3 c" c4 {- y; D4 h#1   ERROR(24) File not found
0 _) M( _8 |7 t0 f# I     Packager files not found
5 u. G( i2 \1 y8 S9 p' A#2   ERROR(102) Run stopped because errors were detected! y) \3 ^( P  S2 @9 ]: F
netrev run on Sep 8 14:06:39 2008* l! b7 q4 @" {
   COMPILE 'logic', h/ A, n" e( f
   CHECK_PIN_NAMES OFF
. c. u" m4 b5 E7 e   CROSS_REFERENCE OFF6 {$ \- Z) t1 O' r9 @! c4 K- d
   FEEDBACK OFF! N' P* q; W5 J: `; d
   INCREMENTAL OFF( s4 i6 t8 h2 Y5 R
   INTERFACE_TYPE PHYSICAL  p/ T2 z) _6 W7 T: [6 P0 P
   MAX_ERRORS 500
* f9 ?7 K( D4 Q2 {& V, k( e   MERGE_MINIMUM 5( x5 K; l3 ]) P! d& Y0 D
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|') S% ?5 c" i* J" ?) J  J9 u
   NET_NAME_LENGTH 242 D3 p! k% @: X4 x% _+ h7 n. m
   OVERSIGHTS ON) }2 F+ ^6 J1 y# j# X
   REPLACE_CHECK OFF5 g: M' p' q) ~9 S
   SINGLE_NODE_NETS ON+ }  Q. t. {9 ^7 E
   SPLIT_MINIMUM 0# _* c# b% D7 @) N; R- i; G. d
   SUPPRESS   20
9 j; N0 u" O  W& O$ K6 Y( K. z! Z   WARNINGS ON3 |" s4 I' ^) G# C9 q  H% l9 i" x
  2 errors detected
8 \) A8 w: I/ r; S2 k+ M- S No oversight detected, ^( X$ @8 v3 F/ m) x' I
No warning detected, v2 {# h2 e& D6 w4 X
cpu time      0:00:03
' z! ]8 U7 J7 ^4 u: J, R6 |elapsed time  0:00:002 n$ c  C7 {* z8 r% J- L, g

+ G! `/ U! S* {+ t  n导入网表有以上错误,第一个错误我知道是没有封装,可哪个零件没封装怎么查找?
/ P* j4 k9 Y3 B9 h                                 第二个错误又是什么呢?: v0 r7 G8 ?( p, Q9 Z. k" H3 l
还有netlist.txt又在什么路径下面?

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发表于 2008-9-19 10:14 | 只看该作者
学习了,谢谢!

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发表于 2008-9-19 12:43 | 只看该作者

回复 7# 的帖子

零件的封装可以这样看:
" j6 S: J) U" N 在design entry CIS 中点取 *.dsn,. D# ~. P; @9 V% n. h# m* z
                                tool-exprot properties, A! J) u, f* q1 Y6 G
然后在生成的*.exp(位于outputs) 文件里查看哪个元件没有封装。

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发表于 2008-9-20 12:59 | 只看该作者
电子工业出版社的《Cadence高速电路板设计与仿真》这本书不错!!!!

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发表于 2008-9-21 16:04 | 只看该作者

很好啊

我要学学啊
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