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自己叠了个22层板 板厂说不合理 请高手指正

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发表于 2015-9-10 17:34 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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 楼主| 发表于 2015-9-11 17:18 | 只看该作者
本帖最后由 65770096 于 2015-9-11 17:24 编辑 * F7 y, E0 t; g" M, z
cloudy19880824 发表于 2015-9-11 16:125 o+ Z8 s7 Q! ^
恩,是的,即便用3.8的介电常数这个阻抗还是到不了90欧。
6 D( t1 T3 J6 e6 a, x当然了,如果只有G02作为参考曾,G04不作为参 ...

" `* ~0 Z( a: g只参考g02不参考g04有100欧姆这个是理论值吗?只是计算的时候选择不同的模型?
6 `: V: a7 ~5 q( q2 b! |# ]例如下图这种?能不能把你计算的模型和数值截图看看,只参考g02的和两面都参考的这两种的。
" q* O1 u4 C) o1 d板子上实际的情况哪条线的阻抗是多少不应该是一个固定的值吗?信号线不是和他的上下面都会有关系的吗?- L" ^6 @" Y5 t+ G: {; S+ {* |
- ?2 @" M2 s$ D7 W' _7 e

+ [) U  T& S/ e# t

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仅供参考,如有不合理的地方也请指正  详情 回复 发表于 2015-9-14 10:00

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 楼主| 发表于 2015-9-10 18:08 | 只看该作者
本帖最后由 65770096 于 2015-9-10 18:10 编辑
  O, Q0 G/ m5 w0 L) k( V6 W
ibe3250 发表于 2015-9-10 18:04/ M6 p, h. N+ E: C/ e8 s1 `
叠层没问题,是不是加工厂没有22层的叠加或阻抗的控制能力.LZ曝料下
0 N) q! W9 z- p; k2 O! a1 [
是不是我的top和g02 g02和g03之间都用的pp的问题?应该是top和g02之间pp然后依次是core-pp-core这样下去  到最后g21和bottom之间用pp?
' d% f) y! }! m  g3 S* c( C一般的常规板子的压合是不是应该只有top bottom用pp  中间的都是core-pp-core这样的?例如上面的22层的 对称的板子  中间两层电源& a, k% v6 C$ @9 n. q" e; J

2 Y' c* _  S/ `/ k2 @$ z+ B) U8 k

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发表于 2015-9-14 12:39 | 只看该作者
65770096 发表于 2015-9-14 10:44
8 x- L7 v  o, z2 ^第一张图第二张图的区别在哪  不是都参考的下面的平面吗?而且上面都没东西啊,我之前问过有人说是走线梯 ...

0 j* c3 Z8 b; {$ T对的,两个图的区别就是一个是参考G02,一个参考G04,因为铜箔是附着在core上的,腐蚀的时候从上向下,所以肯定是宽的一面是core,由于SI9000都把参考层放在了下面,只是通过梯形的方向来区分就好
/ c5 s7 a  R6 \. M" m' |

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发表于 2015-9-10 17:43 | 只看该作者
不合理能具体点吗?过于笼统不好分析 3 c* _  K2 g0 I: h. d

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 楼主| 发表于 2015-9-10 17:47 | 只看该作者
就说不合理,我也搞不清楚。22层 2.2mm厚的板子  叠层顺序就是上面的那样,你能看出来哪不好吗?

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发表于 2015-9-10 22:10 | 只看该作者
走线太细,间距太开,差分线都快赶上单端了

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那判定差分还是单端是不是应该有个标准,比如间距大于多少,或线宽的范围?  详情 回复 发表于 2015-9-11 09:33

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发表于 2015-9-11 00:03 | 只看该作者
确实有一些不符合常规。如果不是HDI板的话,一般G02到S03使用的是core,这样比较方便些。至于其他的应该问题都不大。另外有可能是楼上讲的,你问的板厂做不了这个板子

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常规的做法是不是top bot用的是pp 其他都是core 然后用pp连在一起?  详情 回复 发表于 2015-9-11 09:34

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 楼主| 发表于 2015-9-11 09:33 | 只看该作者
True 发表于 2015-9-10 22:10$ _. w6 N8 J2 q! Y( T) z
走线太细,间距太开,差分线都快赶上单端了
4 A0 L+ X% N$ M6 s. U! U; V0 X
那判定差分还是单端是不是应该有个标准,比如间距大于多少,或线宽的范围?
& M2 c, A$ Y- }) k' ]9 v2 U

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间距大,差分线的耦合很弱了,线宽这么细,阻抗会差得很。 线宽这么细,损耗也非常大。标准倒没有看到, 还有 PP在上下层,还要买铜泊。  详情 回复 发表于 2015-9-11 11:23

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 楼主| 发表于 2015-9-11 09:34 | 只看该作者
菩提老树 发表于 2015-9-11 00:03
7 y% K; E  ^3 h3 n确实有一些不符合常规。如果不是HDI板的话,一般G02到S03使用的是core,这样比较方便些。至于其他的应该问 ...

" K, n0 X3 @: ?( Y( Q6 Q" ^常规的做法是不是top bot用的是pp  其他都是core 然后用pp连在一起?' V2 k6 e9 `7 m+ L

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没错,确实如你所说,但是你现在的却不是那样的  详情 回复 发表于 2015-9-11 12:48

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发表于 2015-9-11 11:23 | 只看该作者
65770096 发表于 2015-9-11 09:33
1 f" _: u, b0 D5 V! y那判定差分还是单端是不是应该有个标准,比如间距大于多少,或线宽的范围?
5 Q* I5 Z1 k5 P
间距大,差分线的耦合很弱了,线宽这么细,阻抗会差得很。 线宽这么细,损耗也非常大。标准倒没有看到, 还有  PP在上下层,还要买铜泊。

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发表于 2015-9-11 12:48 | 只看该作者
65770096 发表于 2015-9-11 09:34
* [" b: ^7 D( A5 g3 \常规的做法是不是top bot用的是pp  其他都是core 然后用pp连在一起?

3 y" j) y* r5 W; `/ B没错,确实如你所说,但是你现在的却不是那样的

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非常感谢!  详情 回复 发表于 2015-9-11 13:00

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 楼主| 发表于 2015-9-11 13:00 | 只看该作者
菩提老树 发表于 2015-9-11 12:480 t5 e/ ]7 u% D* O1 @. h) l) e
没错,确实如你所说,但是你现在的却不是那样的

; T4 R# b2 V1 w# T非常感谢!
: R7 q- Z- I  V) J$ [- _

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发表于 2015-9-11 15:01 | 只看该作者
确实感觉这个线宽和线距,在当前的叠层下无法达到100欧的阻抗,大概也就80欧左右吧

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你们都是polar算的吗?  详情 回复 发表于 2015-9-11 15:59

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 楼主| 发表于 2015-9-11 15:59 | 只看该作者
cloudy19880824 发表于 2015-9-11 15:01
& [% B4 \* }/ H3 g2 t8 ?7 w4 h确实感觉这个线宽和线距,在当前的叠层下无法达到100欧的阻抗,大概也就80欧左右吧

) C" C! {; m5 o你们都是polar算的吗?
: M- K' m; N5 t6 A

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恩,是的,即便用3.8的介电常数这个阻抗还是到不了90欧。 当然了,如果只有G02作为参考曾,G04不作为参考的话倒是有可能达到100欧左右  详情 回复 发表于 2015-9-11 16:12

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65770096 发表于 2015-9-11 15:592 C5 e* a  v3 U
你们都是polar算的吗?
4 P1 ?5 W; ]% h! x
恩,是的,即便用3.8的介电常数这个阻抗还是到不了90欧。6 s' p) O/ i, B7 i0 ?; r  N
当然了,如果只有G02作为参考曾,G04不作为参考的话倒是有可能达到100欧左右
) @0 ~) J0 W# Y3 ^; G
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只参考g02不参考g04有100欧姆这个是理论值吗?只是计算的时候选择不同的模型?板子上实际的情况哪条线的阻抗是多少不应该是一个固定的值吗?  详情 回复 发表于 2015-9-11 17:18
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