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1 第1章 常用封装简介 6
p# G! N2 d3 D0 K) u& J8 U/ O1.1 封装 62 X; q6 r$ }, |: F7 I D
1.2 封装级别的定义 6
2 @. i4 }# w3 }( o/ Z3 {% z1.3 封装的发展趋势简介 60 r: J( V4 U8 ^& I" v6 O
1.4 常见封装类型介绍 9
& q U B+ b5 V0 S1.4.1 TO (Transistor Outline) 9# \' x2 w: T$ n% m% j
1.4.2 DIP (Dual In line Package) 9
* H% c$ E1 w0 w5 G. m( S& q1.4.3 SOP(Small Out-Line Package)/ SOJ( Small Out-Line J-Lead Package) 10
; z& N# _6 d, C( g3 J: }1.4.4 PLCC (Plastic Leaded Chip Carrier) 11
. @& m l" w- n; E3 \* b% o& d& N1 d1.4.5 QFP(Quad Flat Package) 119 x g* k: y/ N3 F' o; q& w: b0 Q
1.4.6 QFN(Quad Flat No-lead)/LCCC(Leadless Ceramic Chip Carrier) 16
: M; X* s# B: D3 Y- I3 y1.4.7 Lead Frame进化图 17- J- l% q8 ~$ O) S1 x* G+ {2 X
1.4.8 PGA(Pin Grid Array Package) 17
. [/ ?) A6 {* E3 K( Y1.4.9 LGA (LAND GRID ARRAY) 18
+ A9 H2 I( I8 F9 d+ }( j1.4.10 BGA(Ball Grid Array Package) 184 E: k3 \+ ^# N9 O/ u7 g
1.4.11 T BGA (Tape Ball Grid Array Package) 19: ?1 Q$ [3 o e: v
1.4.12 PBGA (Plastic Ball Grid Array Package) 20
; c# H" K. n! w8 q1.4.13 CSP Chip Scale/Size Package)/ FBGA (Fine Pitch BGA) 21
# C5 h7 p0 o7 L: @ U+ ]# J% r1.4.14 FC-PBGA(Flip-Chip Plastic Ball Grid Array) 22) y- U9 R: v. Y: A {& O0 G# a
1.4.15 WLCSP(Wafer-Level Chip Scale Packaging Technology) 232 d; K5 d4 ?( I3 P
1.4.16 MCM(Multi-Chip Module) 255 {( D8 B7 I6 \8 Y$ _# X
1.4.17 SIP(System In Package) 26
1 @' h5 G" [) ], Z1.4.18 SOC 27
: w5 E+ B/ M" L( N+ u ?6 O2 r1.4.19 PIP(Package In Package) 30; D& X6 w0 ]% [$ z
1.4.20 POP(Package On Package) 30
/ {7 l* c* i+ g3 H1.4.21 TSV (Through Silicon Via) 32
+ Q6 N. k1 l9 X: u- q# Y1.5 封装介绍总结: 34
' \' V$ Q7 L% J4 F3 @! ^" ~% t8 W3 t1 第2章Wirebond介绍 5
1 i* o% ?! ^+ ]+ W: B/ H1.1 Wire bond 特点(成熟,工艺,价格) 5% p. {# i9 i0 n0 n1 T
1.2 Wribond的操作过程(每步骤有图) 8
1 s! ]; ]5 N) L* T/ j1.3 哪些封装适合于使用Wire bonding工艺 12/ ~# ^1 B2 O$ P& f: l! X. ~8 N
1.4 Wire bonder机器介绍 145 e) Z, Q0 y1 a4 P$ v2 G0 X
1 第3章 LEAD FRAME QFP封装设计 63 B3 ~% V1 `0 {
1.1 QFP Lead Frame介绍 6* X; i6 m. ]/ O' H
1.2 Lead frame 材料介绍 8; Z) z, t1 \/ D! { e% U' j7 V
1.3 Lead frame design rule 8: F9 q) R" Q4 D
1.4 QFP Lead Frame 设计方法 10
: X& p8 H5 l: `" o- p1.5 Wire Bonding设计过程(以autocad为例) 170 ?5 ~2 ^( Z1 V" ^
1.6 Lead frame Molding过程 22
0 @2 c" M: |5 d) e" q1.7 QFP Punch成型 (整块没Punch lead frame的图) 24
: `2 `5 _' I) S1.8 常用Molding材料的一些介绍 26
% @% x% k* _3 p w' t1.9 QFP lead frame生产加工流程 283 a& C% h& s+ v g
& a# }/ z1 g) j第4章 PBGA封装设计 7
- F$ V( n3 A4 R8 Z1 WB_PBGA 设计过程 7
* @ E9 H7 q1 x5 U: C x1.1 新建.mcm设计文件 70 [9 J( o2 {! y% |
1.2 导入芯片文件 8" l0 w3 m6 \, L9 K+ P$ h
1.3 生成BGA的footprint 13
# A8 b* ~' g4 D5 ~; @: }4 v4 Y1.4 编辑BGA的footprint 17
/ f. \, D6 F6 Y9 d* U' h1.5 设置叠层Cross-Section 20
6 H( S8 F1 z- c% c) W1.6 设置nets颜色 21" n' I. O7 |9 Q6 w: ]0 |2 n
1.7 定义差分对 22% @0 B9 b5 V0 |# ^
1.8 标识电源网络 23! E$ \8 A1 W$ r- Z3 m" ~
1.9 定义电源/地环 24
4 o1 e) |; O5 O1 s1 N7 E V1.10 设置wire bond导向线WB_GUIDE_LINE 27: U+ P/ ?* V7 R
1.11 设置wire bond 参数 30
5 I+ H1 L; k6 d0 N" l5 G- v* j1.12 添加金线 wirebond add 34
: D6 l$ A: j" U/ v) s& m V% `, o1.13 编辑bonding wire 36) W, a( n- n4 o) i9 i. B+ C
1.14 BGA附网络assign nets 38
1 I+ W5 N9 q- O: z$ U* v1.15 网络交换Pin swap 422 o6 F" _9 {3 [0 l: ]# J" E
1.16 创建过孔 44
' |6 L6 B5 G2 d1.17 定义设计规则 46
, [; s7 _: ^( A: E& J0 T1.18 基板布线layout 49
3 G n+ ]) {+ z1.19 铺电源\地平面power/ground plane 51
! M' y0 O T! @6 B: k) X1.20 调整关键信号布线diff 539 G3 _, U0 X* k( L! u& G* o
1.21 添加Molding gate和DA fiducial mark 56
& T7 Y. X9 B& M0 M! n# P1.22 添加电镀线plating bar 58
1 s4 m/ |; A4 Z/ Y1.23 添加放气孔degas void 62
6 q! p" |( o" t0 M5 |8 s7 V5 M1.24 创建阻焊开窗creating solder mask 64; w! x3 \ Z0 A$ F
1.25 最终检查check 67
2 Z3 ?4 D1 [2 s( }7 Z$ A% q+ I1.26 出制造文件gerber 68
' r9 u. b* V, t6 B1.27 制造文件检查gerber check 72
0 S) V4 _" W" \: F9 B v' F5 ~$ g; L1.28 基板加工文件 74
5 F, S6 o4 G7 T0 J( @1.29 封装加工文件 759 }1 r# e q( s' x3 h; J% ~) t
0 J* H0 F6 `1 ~" O$ Z1 第7章 pbga assembly process 7
2 y% C# G, W2 C9 I' X1.1 Wafer Grinding(晶圆研磨) 7
+ K# r+ Q" s `) D7 r1.2 Wafer Sawing(晶圆切割) 9$ M/ m! c& r% O+ }
1.2.1 Wafer Mounting(晶圆贴片) 10. m! d! U5 v5 ]: W1 a( o
1.2.2 Wafer Sawing(晶圆切割) 10+ }9 D! X4 K+ g4 B: C
1.2.3 UV Illumination(紫外光照射) 11) I" d! J, e# o( M1 a- B. Y- _
1.3 Substrate Pre-bake(基板预烘烤) 11( z/ H9 A. c. s% w1 B
1.4 Die Attach(芯片贴装) 12
* k1 R. g6 j g- I' h$ C1.5 Epoxy Cure(银胶烘烤) 14- u! E0 H( i' J
1.6 Plasma Clean (电浆清洗Before WB) 14
2 [. e+ y# x% K6 w1.7 Wire Bond(金丝球焊) 15% k( u: y: m! E0 P7 U9 \0 M
1.8 Plasma Clean (电浆清洗Before Molding) 17
; Q7 P& i1 i7 g) H2 y( y2 x1.9 Molding(塑封) 18
" S: a) b/ E4 m+ C8 t1.10 Post Mold Cure (塑封后烘烤) 196 N' J2 B& o( F$ d! q% n) H5 e
1.11 Marking(打印) 20( p- ^! \4 S8 C1 v2 c S
1.12 Ball Mount(置球) 22; h9 s! R- W8 g% K0 H
1.13 Singulation(切单) 22
% E/ ]/ i( c0 q3 K! T9 y! }1 X6 n1.14 Inspection(检查) 23
# W6 B4 C. A: X' j& A. q7 j1.15 Testing(测试) 24( [! m" u7 j" O; Z' v) S0 m# T
1.16 Packaging & Shipping(包装出货) 259 v8 j8 ? p4 a! C$ [& S7 f, y( ]
, t2 q- T: _: \* @7 E# v6 ?1 第6章 SIP封装设计 8
- B9 {5 S% G0 r/ Z: r1.1 SIP Design 流程 9
1 x' z* @% T) `- k$ P( v3 Y) A9 I1.2 Substrate Design Rule 11
" N: [7 k9 D* ]* `' B- @0 t' Y1.3 Assembly rule 14
4 Q& a# j/ J6 O1.4 多die导入及操作 16# J* t: I/ r8 ]0 n0 `6 s1 F
1.4.1 创建芯片 163 ?7 _ O5 ~6 W" S
1.4.2 创建原理图 34
& U) S z* s; ?6 p& \6 X1.4.3 设置SIP环境,封装叠层 36
! M* q* F' @# G; i6 [- F1.4.4 导入原理图数据 42
: g$ b# K. a: q1.4.5 分配芯片层别及封装结构 46
8 s8 \; K i! }1.4.6 放置各芯片具体位置 49" }2 b4 l: G; U( A1 S: S3 l
1.5 power/gnd ring 45: \5 M& Q) I4 q$ O, _3 A
1.6 Wire bond Create and edit 59
$ P+ W0 a% C: c! g5 Z/ W1.7 Design a Differential Pair 682 k1 K0 b1 }6 k) d/ J5 q) }$ P
1.8 Power Split 73. P& U+ H+ \% @! D% Z
1.9 Plating Bar 78& \& R9 x+ c/ Z& y$ U$ m
1.10 八层芯片叠层 83
) ?9 Z8 Y6 E2 E8 T* D1.11 Gerber file/option 834 J( h* H) N0 u1 \! T& ?( ]
1.12 封装加工文件输出 91
+ t( @ Y3 j8 b' v1.13 SIP加工流程及每步说明 1000 ?% L7 w8 ]9 ]6 X" x8 Q
1 第7章 FC-PBGA联合设计 7! c+ y* }( Y. r* ^% V/ n) ~! l
1.1 高PIN数FC-PBGA封装基础知识 7
( a T0 r* X j/ q u/ C. o0 R1.1.1 高PIN数FC-PBGA封装外形 7. d4 V4 @# O# z; G
1.1.2 高PIN数FC-PBGA封装截面图 7
5 i% q/ h7 }/ ^) J$ a' c1.1.3 Wafer 83 z5 E% N9 u* f; B
1.1.4 Die/Scribe Lines 8
/ j; x9 H% n! Y y1.1.5 MPW(Multi Project Wafer) 8/ y* p8 ?1 Y$ I6 k3 Y, O) J* y
1.1.6 BUMP(芯片上的焊球) 9! Q( N' B9 ]% c6 Z7 n7 I2 s
1.1.7 Ball(封装上的焊球) 9
% F$ A6 D3 g# Q; d$ C& r1.1.8 RDL 10
% v0 C1 j3 t8 [! A8 L) R* V1.1.9 SMD VS NSMD 11
% q' V! J0 S# r) p- E7 n% ~1.1.10 FlipChip到PCB的链路 122 L2 _1 b& B1 D9 U
1.2 封装选型 12
; e1 c9 e# T- e1.2.1 封装选型涉及因素 129 j8 c9 @- `! t7 H- V& I- a9 w
1.3 CO-Design 141 ^$ s, C* ?2 |; }' Y
1.4 Vendor推荐co-design的流程 14
3 x% _5 H" x6 |: d# o; h1.4.1 Cadence的CO-design示意图 15
# H. V+ V+ N; ?1.5 实际工程设计中的Co-Design流程 16
( \6 M. c- _% g; k% U1.5.1 Floorplan阶段 186 v! @# |+ `: p5 M
1.6 FLIPCHIP设计例子 29
: y# V8 r$ X5 n$ d9 a }1.6.1 材料设置 29
% {& X5 m S0 E6 d1.6.2 Pad_Via定义: 32
6 m) ^7 M9 p/ ~' v5 A) ?" q$ C) J0 E7 i1.6.3 Die 输入文件介绍 34
$ V: [0 p/ A! {( V3 O( o% r1.7 Die与BGA的生成处理 34
/ M6 I" E ~% R1 k5 E1.7.1 Die的导入与生成 346 e: w# j) |9 N! N9 I0 v
1.7.2 BGA生成及修改 38) {2 l7 S! F8 N+ d) M' ?
1.7.3 BGA焊球网络分配 44" x& Q: ]- ^4 {2 O% K3 |3 z
1.7.4 通过EXCEL表格进行的PINMAP 47
! j6 j# }: f' m2 c1.7.5 BGA中部分PIN网络整体右移四列例子 48, d m8 q! A8 E6 w7 P9 O" ]; {3 O
1.7.6 规则定义 51
& ^; n8 b" _5 ?1 }8 B8 V1.7.7 差分线自动生成方法2 589 N* c! B& R g: e5 R" Q0 J; o
1.7.8 基板Layout 58
2 T8 E% \' B9 B# u" u9 a1.8 光绘输出 64; w6 T8 Z3 X4 ]/ E
1 第8章 封装链路无源测试 52 M1 j/ w- `# y( q6 v: p
1.1 基板链路测试 5
3 `' r. B5 \0 `) }1.2 测量仪器 56 x; _, w5 g7 j6 r/ y" ~* L$ z
1.3 测量例子 5
/ ~1 H9 R( X/ Z0 r1.4 没有SMA头的测试 7
- G7 D9 a5 q" S v/ l1 第9章 封装设计自开发辅助工具 5
1 l* p# L* q& s/ Y3 U3 L1.1 软件免责声明 5, v& k+ i7 o5 I9 m2 @* p
1.2 Excel 表格PINMAP转入APD 6% t( }$ c. ?2 ` m! e. q
1.2.1 程序说明 6
5 J) `* g- h% t9 h Y r0 _1 \+ V1.2.2 软件操作 7
7 \9 T ?1 B! M8 c" G; x# `) o" H% \/ l$ n1.2.3 问题与解决 136 I2 ]4 r* o/ \1 a
1.3 Excel PINMAP任意角度翻转及生成PIN NET格式 14
. Q: h- |. a, S1 P1.3.1 程序说明 14
( V$ \4 I2 _/ H' K6 y: N1.3.2 软件操作 14* U' `! R7 n# b* E( D. n3 s9 i
1.3.3 问题与解决 18
" d9 w" ?5 q' u$ K6 j: |1.4 把PIN NET格式的文件转为的Excel PINMAP形式 18
/ j% p0 A) R0 @+ [5 }0 O1.4.1 程序说明 187 ^ P) N" b- a' J- j
1.4.2 软件操作 19- T6 e( U+ B6 B
1.4.3 问题与解决 20 V: e: n8 s" q; L+ _2 h
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