DDR3的地址线的上拉电阻需要做等长设置吗？

lzwandny · 发表于 2014-11-21 23:28

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看到别人的约束里好像没有设置，不知道要不要设置？

cousins · 发表于 2014-11-22 09:33

不需要你要等长也没错

lzwandny · 发表于 2014-11-22 12:23

cousins 发表于 2014-11-22 09:338 x3 ]* I/ Q8 v1 k- e. B
不需要你要等长也没错

那这个上拉电阻走线的长短有要求吗？感觉太长了不好啊

cousins · 发表于 2014-11-22 12:45

不是有种功能叫做write leveling吗，多和软件沟通沟通。
若为daisy chain，则最远的ddr和clk做下长度控制，不要超出clk长度300mil以上。
若为T chain，全部都可以做不超过clk长度300mil以上的控制。
至于等长，2T没你想得那么严格，1T你就以卡在100mil以下。

Coziness_yang · 发表于 2014-11-22 21:11

cousins 发表于 2014-11-22 12:45
" V7 O4 ~' ?" C9 I9 P2 \6 v不是有种功能叫做write leveling吗，多和软件沟通沟通。
) e) y _ m. L9 w若为daisy chain，则最远的ddr和clk做下长度控制 ...

在这里不能用一个绝对的数值来表述，要看Leveling的能力，即算法问题，还有就是要看你设计的DDR3的信号速率，一般都是看leveling的调几分之几的CLK。所以这个才是决定你可以设计的skew是多大。

cousins · 发表于 2014-11-24 10:51

Coziness_yang 发表于 2014-11-22 21:11
& o2 V+ [' N& K$ c$ }' W在这里不能用一个绝对的数值来表述，要看Leveling的能力，即算法问题，还有就是要看你设计的DDR3的信号速 ...

那不如仿仿看，我所说的规则能不能满足你的大部分controller和ddr3的skew要求。

Coziness_yang · 发表于 2014-11-24 22:47

cousins 发表于 2014-11-24 10:51
0 R0 U8 d9 s, d+ z+ A; C- Q8 x) J那不如仿仿看，我所说的规则能不能满足你的大部分controller和ddr3的skew要求。

300mil的skew就相当于51ps，而对于DDR3的1600Mbps的信号线来说，CLK的周期是1.25ns，所以对于300mil的来说还是没有问题。但其实在实际的DDR3绕线时，我们的设计基本是等长，基本放在100mil以内。

菩提老树 · 发表于 2014-11-25 08:43

尽量短点，在300mil以内会好点，VTT以拉线的形式做，不用铺平面

sbitxihc0616 · 发表于 2015-1-12 08:40

放在最后一边DDR那里，最好做等长

shark4685 · 发表于 2015-1-13 09:54

短短短

ljt120 · 发表于 2015-1-13 19:13

末端匹配电阻，就是一个端接。和时序没有多少关系。不用作等长，但是有长度要求。走线越长，端接效果越差，一般要求500mil即可。

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