使用IBIS仿真DDR读信号的问题（关于pin和die上波形的区别）

huang34 · 发表于 2014-4-9 15:45

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新人向大家问好！

最近我在用SigXplorer 仿真DDR3的DQS读信号，遇到了一点问题：

因为接收端在pin上和die上的波形几乎看不出区别，我感到有些奇怪（实测的波形有较大回沟所以想确定在die上是否还存在回沟），于是修改了主芯片IBIS的package一栏内的封装寄生参数（因为之前芯片厂商没有提供确切的封装参数），转换到dml文件，但是重新载入之后依然看不出差别。我想知道IBIS的寄生参数是如何影响在pin和die上的波形的，之前我看过一份资料说寄生参数产生的时延是主要因素，是这样吗？

还有麻烦大家帮我分析下我之前修改IBIS的思路是否有问题，有没有其它思路（[Pin]内没有定义更多的封装寄生参数），比如c_comp，或者钳位/上下拉曲线等……

于争 · 发表于 2014-4-12 09:19

找主控芯片厂家要一下DDR接口封装内的等效线长或封装S参数，然后再分析！
另：点对点互连，引脚上测到回勾一般情况没什么问题，内部应该没有。当然引起回勾还有其他因素，不了解具体情况很难下定论，猜测你的DDR接口应该能正常跑起来。

于争 · 发表于 2014-4-12 09:22

仿真实测不符？
模型有问题只是一种可能。
仿真方法对么？考虑了哪些因素？有没有软件处理不了的因素没有考虑到？
这个问题值得推敲。

huang34 · 发表于 2014-4-12 16:54

于争发表于 2014-4-12 09:19
9 |% R0 q$ s ]$ `; d* L找主控芯片厂家要一下DDR接口封装内的等效线长或封装S参数，然后再分析！( t2 X" o2 H% O7 ?7 H# F$ K
另：点对点互连，引脚上测到回勾 ...

于博士您好！
感谢您的回复！

我们这个信号确实是点对点的互连，回沟也没有影响到DDR3 的功能，只是在仿真时看不到回沟（相比实测有更大的过冲），die和pin上的波形差异也几乎没有，即使在修改了package寄生参数之后也显示不出差别。

之前我们在测另一个DDR2模块时曾经用仿真再现了die和pin上波形的差异（同样是dq和DQS的读信号），而这次在DDR3模块上却不行（DDR2的主控芯片是Xilinx的FPGA，DDR3的是安霸的视频处理芯片），所以想分析一下原因，提高仿真精度。

关于仿真的方法，主要就是使用SigXplorer提取PCB上的拓扑，添加主芯片和DDR芯片的IBIS模型（转换为dml），设定输出端数据码型，得到时域的波形，主要关注的是链路上的反射，没有考虑板上其它信号的串扰和电源完整性。现在我个人是想先排除芯片IBIS模型的因素，但是我不确定IBIS上除了寄生参数外还有那些参数会影响die和pin上的波形差异。

我还是这方面的新人，可能会忽略掉一些常识性的问题，望不吝赐教！

0aijiuaile · 发表于 2014-4-12 17:22

本帖最后由 0aijiuaile 于 2014-4-12 17:23 编辑

测试是否用夹具，探头有无去嵌，是否点测。。。测量的影响因素首先要考虑；通过测试来提高仿真精度，很难；更不用说只是用SQ软件；因为考虑的东西太少。
至于回沟，原因主要是寄生电感和电容引起或是测试引起，要判断下测试是否带宽受限。如果只是判断 PIN/DIE为何没有区别，也不仅仅是你封装参数影响决定的了的，还要看芯片BUFFER端的驱动速率，说到底，也是带宽问题。即：封装参数的LC参数的反射值与你芯片沿之间是否量级接近，如此而已。

huang34 · 发表于 2014-4-14 11:26

0aijiuaile 发表于 2014-4-12 17:22+ g7 j% E: p+ z
测试是否用夹具，探头有无去嵌，是否点测。。。测量的影响因素首先要考虑；通过测试来提高仿真精度，很难； ...

感谢您的解答！

确实带宽的问题容易被忽略，我会按照您提供的思路去检查问题。

cdw1986 · 发表于 2014-4-27 22:29

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xuexiyixia · 发表于 2014-5-4 17:52

huang34 发表于 2014-4-12 16:544 q0 _+ v1 I$ [1 l% @/ X
于博士您好！; d" I" J! X1 @& w( F) D
感谢您的回复！

修改模型寄生参数的方法是可行的，修改了以后一般是有差别的，除非是封装寄生参数超级小的那种，建议你用Hspice跑一下，另外仿真的时候叠层的一系列信息诸如介电常数、损耗角正切之类的问题一定要设置正确，另外还要看仿真的波形位置和测试点是否是同一个位置。

huang34 · 发表于 2014-6-6 11:16

最近我再做了一些仿真，发现影响pin和die上波形差异的主要在c_comp值的大小，如果c_comp值比c_pin小很多，则pin和die上的波形差别不大。我想原因是die上阻抗的近似值是： L_pin/（c_comp+c_pin）的平方根， pin上阻抗的近似值是： L_pin/c_pin的平方根，不知道是不是这样？

zjt289198457 · 发表于 2014-12-24 11:02

于争发表于 2014-4-12 09:224 }2 ]0 r, x' f2 J7 e$ Q8 g3 }
仿真实测不符？
) p+ D+ B, V: b模型有问题只是一种可能。9 s0 Q5 Q% p: S
仿真方法对么？考虑了哪些因素？有没有软件处理不了的因素没有 ...

于博士，看你的大作以及在论坛里面的留言感觉你对SI仿真中的很多软件都比较熟悉；
想请问一下你有关于cadence 中的sigrity仿真软件中的PowerSI，SystemSI，PowerDC以及Speed2000熟悉不？

目前在学习使用这方面的仿真工具，但是苦于很多文档只有操作流程却没有找到对应的完整仿真文件，所以想请问你有这方面的文档以及对应的仿真文件没有，我想自己把流程走一遍，加深自己的理解与掌握！

有的话能否给我发一份：
我的邮箱为：zjt_taotao@sina.com

非常感谢啊！！！

kuochiang · 发表于 2015-5-28 17:00

感謝分享~~

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[仿真讨论] 使用IBIS仿真DDR读信号的问题（关于pin和die上波形的区别）

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