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[仿真讨论] 正在看或者看过信号完整性分析第八章的请进

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发表于 2013-11-27 11:35 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 烂泥桑 于 2013-11-28 10:23 编辑 2 r7 s1 F# B9 {& P& Q5 x2 n

- C0 ?' s" D# V4 f3 I* f. e本人正在看,有不懂得,所以想请教一下:
) Y' U( _; |; b, H
0 d9 u' p6 \- O& g6 Y8.15节的容性时延累加。本人表示对图2中的C=2PF/5PF/10PF 不太能理解。首先书中公式RT10-90=2.2*0.5*Z*C;关于这个0.5的解释,我自己把它理解为连线中途的容性负载这样的结构,因为书上写了“传输线的前一半...传输线的后一半”。运用前一节的结论,不影响信号质量的中途容性突变C<0.004*RT,但是图2举例中RT=50ps,电容C为2pf 5pf 10pf不是远超这个限制了吗?我感到很矛盾。我特想知道的是怎么个电路原理图才能得到图8.26的波形(一模一样的),希望有仿真过的朋友给点信息  
, q& `  [! g9 }5 ~) Q+ L7 K$ S* H2 t# Q* G5 l4 x
图片上不来。。。。
) _/ e! @! ~/ `5 _

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 楼主| 发表于 2013-11-28 10:22 | 只看该作者
另外我还有一个问题想补充一下,下图中的公式是在书上8.14节 连线中途的容性负载反射 一节出现的,我只想问问这个RT是指最原始的信号的上升时间如50ps,还是指信号遇到中途容性负载,上升时间被延长后的、电容两端的电压上升时间,如(50+2.2*0.5*Z*C)ps?

QQ截图20131128100918.png (12.4 KB, 下载次数: 0)

公式

公式

QQ截图20131128102237.png (30.51 KB, 下载次数: 0)

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点评

这个没有什么疑问,RT是最初信号上升时间,和电容没有关系  发表于 2013-11-30 09:39

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发表于 2013-11-30 09:37 | 只看该作者
我这里做了一个,楼主可以参考。0 E$ k" O( ^( k" o

, y9 L& s1 a1 l+ W: s. G7 D( U  r+ y& F, e' W: \3 r9 o, i
不过这里激励为理想step信号,上升沿为62.5ps(10-90%为50ps),容性延迟没有书中的那么大,这里的延迟分别为38ps,88ps,174ps

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 楼主| 发表于 2013-12-2 09:42 | 只看该作者
woshilanmao 发表于 2013-11-30 09:37/ ]8 j+ Q- A' D' [) F4 g  b- p5 l
我这里做了一个,楼主可以参考。

& v8 R& }& C' P- h$ g  C9 G- r谢谢朋友你的回复,真的是太感谢了。不过我对电容那个上升时间什么的有着这样的理解。我觉得书上的意思就是说电容刚开始充电时,其阻抗确实是书上所写的那条公式,那个RT也确实是原来信号的上升时间,不过这也仅限于一开始的时候。到了后面,如果看回公式中的C*dV/dt,模电告诉我们这本来就是指电容两端电压对时间的变化速度。所以我就得出我前一句的结论“仅限于初始的时候”。不知道我这样理解对不对呢?6 r2 C0 D8 h' n4 ]+ v0 C, M; H! K/ Y

/ r0 T% n& v9 F; OPS:还有那个仿真中RT=50PS 软件设置就要设置RISE TIME为60多ps那个,真是太贴心了,我也是在做了几次仿真后才突然发现这个事。再次谢谢你的回复

点评

还有,电容对信号上升沿的延迟作用表现在经过电容以后的信号上,而对电容前的信号没有影响(不说反射),不要搞乱了  发表于 2013-12-2 12:34
你想多了,我觉得这里应该把上升沿理解为斜率恒定的上升沿,那么电压对时间的变化率就保持恒定了(电容充电过程中),这样看的话是不是电容对于信号的阻抗就恒定不变了,那个公式一直可以用。  发表于 2013-12-2 12:32

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 楼主| 发表于 2013-12-4 12:33 | 只看该作者
最后附上于博士说法,结束本帖:; N. _( ~. ~. \, P0 _0 F% e# m

QQ截图20131204123410.png (169.7 KB, 下载次数: 0)

QQ截图20131204123410.png

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发表于 2013-12-6 21:52 | 只看该作者
学习了,我又要回去好好看书了。

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发表于 2013-12-24 14:15 | 只看该作者
这种容性的变化通常发生在过孔,走线拐角,以及连接器部分
新年伊始,稳中求胜

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 楼主| 发表于 2013-12-25 10:51 | 只看该作者
cousins 发表于 2013-12-24 14:15' n8 {0 P* b- D" f/ u
这种容性的变化通常发生在过孔,走线拐角,以及连接器部分

" m1 I2 m' q! l: E能具体问一下吗,连接器是什么东西啊,能不能上个图,我经常疑惑跟我以为的是不是同一个东西?

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发表于 2013-12-25 14:44 | 只看该作者
连接器含义很广
! V9 z" K2 m, S) h* K有PCB与PCB之间的连接元件,有公座,母座,公插,母插,线材等
# E, N4 |& W6 K, |比如PCIE金手指,比如USB接口,HDMI接口,SATA接口等等0 x; a4 i% V. F; B" ^* u2 v' a1 R
简单的理解就是任意传输线出现图形结构变化都会有容性的变化
* d4 P, b$ }( g. V: I公司内部上不了图,不好意思
新年伊始,稳中求胜

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 楼主| 发表于 2013-12-25 16:09 | 只看该作者
cousins 发表于 2013-12-25 14:44
2 q, V7 R  G7 \5 I连接器含义很广. Q6 ]% [; K! i& e. |+ ]
有PCB与PCB之间的连接元件,有公座,母座,公插,母插,线材等9 w6 m# V; a3 k; f4 m2 q  u. y
比如PCIE金手指,比如USB ...
% X. L, G$ `* B" e3 z6 U; h
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