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EDA365电子工程师网»技术社区 › 电子技术社区 › Mentor论坛 › 7.9EE 无属性铺铜问题
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7.9EE 无属性铺铜问题

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romio2009

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发表于 2013-8-23 17:41 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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各位大神,
- z( P, k& b* i+ ?# s7 O- X, j9 s1 @% }* {9 Y9 S" [' s* K6 C
如下图,有个元件从原理图导过来时没有网络属性. 本身也是一个孤立的零件,不与其它元件相连.
' \4 \5 y4 a5 ?  ]' a& O
6 o. y4 o  @4 ?- Y用place plane shape铺铜jf ,铜皮会避开这个元件. 也会避开过孔.图中过孔位置,是我我在CES里设计了 via to plane 间距是0的效果.
, ?2 ]* j! |" N9 @! u5 @7 x" q8 \& ?1 w4 x
如何才能让铜皮达到buried的效果呢?' T* y; a. h2 I* U: A. k  L; ?. L
5 e, d+ e, u. ~5 P8 m% m
谢谢了.& }7 S1 R' D: \1 q( d
4 ~; {" L- X9 ?1 E* q- y

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无属性铺铜问题

无属性铺铜问题
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simhfc

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发表于 2013-8-23 21:50 | 只看该作者
既然是孤立器件，为什么又要与铺铜相连接呢？

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romio2009

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 楼主| 发表于 2013-8-24 13:00 | 只看该作者
simhfc 发表于 2013-8-23 21:50
# `# N% n1 H" x5 b既然是孤立器件，为什么又要与铺铜相连接呢？
5 c+ {8 o8 z* m! U: V) C
后面要做分层资料的提供给客户,那里铜皮避开后,单独的线路层就会有个洞...

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yth0

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发表于 2013-8-27 17:50 | 只看该作者
用Conductive Shape不行吗？

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