怎样通过back annotation检查pcb layout是否与schematics一样？

cheerkitta · 发表于 2012-6-29 05:06

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画完板子总需要检查connection是不是都正确吧，但是不知道怎么check layout vs. schematics。

貌似是用back-annotation？怎么重命名元件，已经为什么需要重命名呢？

多谢各位大师

rx_78gp02a · 发表于 2012-6-29 08:36

检查是否一致用的是网表对比吧，back annotate在非同步的情况下是不能够执行的，切记，不要在pcb和原理图不同步的情况下重新对pcb的器件进行编号，这样，你的pcb即倒不进网表也没法把重编号的信息反标到原理图中。

hejiabei77 · 发表于 2012-6-29 08:44

rx_78gp02a 发表于 2012-6-29 08:36 0 J* }( Q3 l% X$ s6 E
检查是否一致用的是网表对比吧，back annotate在非同步的情况下是不能够执行的，切记，不要在pcb和原理图不 ...

谢谢版主

cheerkitta · 发表于 2012-7-4 04:18

谢谢！

cheerkitta · 发表于 2012-7-5 02:33

rx_78gp02a 发表于 2012-6-29 08:36 , Q! e5 [5 _. L9 \
检查是否一致用的是网表对比吧，back annotate在非同步的情况下是不能够执行的，切记，不要在pcb和原理图不 ...

大侠还有个问题

试了网表对比（design compare），导入的netlist应该是什么格式呢？我试了导入3个dat文件都说不识别。

另外怎么同步pcb和原理图？是用back annotate吗，具体怎么操作呢？

ghfghyb · 发表于 2012-7-5 07:47

为啥要通过修改PCB来同步原理图啊！！这样容易出错，建议还是以修改原理图再更新到PCB，这样才能保证设计的正确性！！
你把PCB放在原理图自动生成的文件夹下（在原理图的文件层面会有一个allegro的文件夹），按顺序打开原理图，PCB，再把PCB update一下，就可以进行同步了！！不过好像不支持反标！！！

rx_78gp02a · 发表于 2012-7-5 08:23

cheerkitta 发表于 2012-7-5 02:33
4 P9 @( a* N- p# [8 S大侠还有个问题
$ \/ @& M8 }9 n+ C
* Z9 T! ~, Z& k6 F) `试了网表对比（design compare），导入的netlist应该是什么格式呢？我试了导入3个dat文 ...

https://www.eda365.com/thread-6239-1-1.html
http://wenku.baidu.com/view/58ddae2bbd64783e09122b84.html

分别是第三方网表对比和第一方网表对比

hejiabei77 · 发表于 2012-7-5 08:59

看一看

cheerkitta · 发表于 2012-7-5 22:25

ghfghyb 发表于 2012-7-5 07:47 0 G" ?" z& b8 D# s3 G g! |
为啥要通过修改PCB来同步原理图啊！！这样容易出错，建议还是以修改原理图再更新到PCB，这样才能保证设计的 ...

不是想通过改PCB来同步原理图。是布完线之后想看看做完的PCB电路跟原来的原理图是不是一样，有没有连接错误..

ghfghyb · 发表于 2012-7-5 23:51

那就肜原理图重新进行一次update，就可以了，这样是最安全的！！

cheerkitta · 发表于 2012-7-6 02:13

ghfghyb 发表于 2012-7-5 23:51 2 a% q z" W Q! y. K" Q; B
那就肜原理图重新进行一次update，就可以了，这样是最安全的！！

具体怎么操作啊？不太懂。。。

不好意思啊刚接触这个软件

cheerkitta · 发表于 2012-7-6 05:22

rx_78gp02a 发表于 2012-7-5 08:23 R6 r: @$ |* P% k% ~) s
https://www.eda365.com/thread-6239-1-1.html. a) V- q( p/ T, P" r( Y+ C a3 I
http://wenku.baidu.com/view/58ddae2bbd64783e09122b84.h ...

大侠不好意思还有个问题

试了design compare，原理图那边的网表没问题，但是PCB这边，比如我还没开始布线，直接打开design compare后显示的xml文件里，已经含有所有的布线信息了。

貌似这份xml文件不是对应PCB本身的，怎样才能正确导出PCB的xml网表呢。

麻烦你了，多谢!

ghfghyb · 发表于 2012-7-6 09:45

cheerkitta 发表于 7 小时前 f6 w, a, g7 a, t+ b
具体怎么操作啊？不太懂。。。
2 B( g/ Y/ m: y* V( p% d/ p! f不好意思啊刚接触这个软件

在原理图工具中打开tools---create netlst
勾选create or update.....
选择需要更新的PCB，输出PCB。就搞定了！！

zn383462925 · 发表于 2013-7-1 21:20

rx_78gp02a 发表于 2012-6-29 08:36 & k3 l- v1 C1 S6 m
检查是否一致用的是网表对比吧，back annotate在非同步的情况下是不能够执行的，切记，不要在pcb和原理图不 ...

请问版主allegro的第三方网表是否支持back-annotation的功能？如果支持，操作是否与第一方网表一致？

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