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本帖最后由 lzhcqu 于 2009-4-28 21:21 编辑
) T* V3 X: s5 s/ A3 t- Q( b* g) n- I( ^ Q$ Q+ x7 A
同步动态随机存储器（Synchronous DRAM，SDRAM）：是目前主推的PC 100和PC 133规范所广泛使用的内存类型，它的带宽为64位，3.3V电压，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。
. ]9 D1 N2 h$ k) u3 H& u双倍速率SDRAM（Dual Date Rate SDRAM，DDR SDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。 DDR不支持3.3V电压的LVTTL，而是支持2.5V的SSTL2标准0 n8 u: _3 `9 n9 z+ q1 c. z
（一）. 关于 SDRAM
- x( k5 A' b6 w1 xPp芯片, g$ G+ F0 r! U
0 _) l4 x0 ~% M7 J- ?* {; J
Sdram芯片
- n v, m. _& q) g- n8 `5 y! m, n) Z' \; n3 Y
Data、Dqs 8 X' a8 N/ J6 P- g
Clk0+/- 6 c4 G) A7 `9 f" V2 d+ n% T
Addr、Ctrl
# p. j5 x# M; t YSdram芯片9 I' ^, O9 n" L( B9 \# y0 [3 @
! ~% {" c8 k$ s+ g- o( _& _
Clk1+/- Fb、St
! _# c- \& X1 k' c, {2 p6 }4 bData、Dqs
" l" \" e7 @8 P) c# ?1 u1． 信号分组：我们一般把它分为六组, a; z% k! s% t+ o$ V e5 ~
（1） Sdram_adrctrl(包含所有的地址和控制信号)3 O4 W% b- Z. t4 t
（2） Sdram_clk（包含所有的时钟信号：clk0/1/+/-，Feedback_clk，Startburst）
, y) l/ \/ j: ^2 L; t（3） Sdram_dqs_l（包含DQS0..3）7 Q& l, d: i! g9 \/ Y! v
（4） Sdram_dqs_h(包含DQS4..7)* I0 \- T- B1 L
（5） Sdram_data_l（包含DQ(0..31),DQM(0..3)）
( Y0 T$ F6 ]3 @（6） Sdram_data_h（包含DQ(32..63),DQM(4..7)）8 Q3 l" I) u8 H# i" ~
2． 布局时应注意以下几点：, h. K# _/ e6 Z- [$ n: h5 r: { j
（1） 使用0402封装的上拉电阻, X& v6 O3 Y0 b* D3 p( |2 M6 v v
2） 上拉电阻靠近SDRAM端摆放
9 g+ y0 O' p& v$ E2 w; q& @（3） 每四个电阻旁摆放一对退耦电容，且第一个为Vtt to Ground类，第二个为Vtt to Vddq类
5 L* j" f) a/ u9 g' n（4） 退耦电容尽量靠近SDRAM的对应管脚摆放/ z5 L" F) |, p- H2 m
5） 参考电压的小电容应靠近SDRAM的管脚放置* O3 s' x1 A5 s( s% m' G
3． 布线时应注意以下几点：8 ] Y/ Z# t; G0 C+ }
（1） 间距方面的要求：
. C9 m* O3 {( Q& Ya) CLK、DQS信号与其它信号至少保持20mil以上的space$ p6 T* R5 r* g: e I
(b) DATA信号与其它信号至少保持15mil以上的space（DATA信号组与组之间也要有15mil以上的space），为了绕线方便，我们把DATA信号分为八组，分别为
7 O% x8 E# L V* t, R5 P+ aGroup0 Q(0..7)、DQM0、DQS0& h l3 j; T. c& K
Group1Q(8..15)、 DQM1、DQS1
& ^: g' `0 L$ Z$ OGroup2Q(16..23)、DQM2、DQS2% y4 e: P" @& S" z7 f2 a
Group3:DQ(24..31)、DQM3、DQS3
* a' i8 I# i6 O! {+ SGroup4:DQ(32..39)、DQM4、DQS40 r! P: M$ |' E8 F
Group5:DQ(40..47)、DQM5、DQS5
. a. Z% W0 y. g- a! hGroup6:DQ(48..55)、DQM6、DQS69 ]& g& u& S1 K" i1 \* n
Group7:DQ(56..63)、DQM7、DQS7
- `0 D- K: F, h& q( J0 Y(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space
3 x! B! l3 h) \* c% m(2) 长度方面的要求：/ f) i3 F0 S9 X8 D( A" p6 [5 a
（a） 差分时钟对做误差+/-10mils
5 a: X8 K+ e2 @ R（b）DQS(0..7)做误差+/-250mils
6 t8 V, L6 Z, T- v% K6 f（c） DATA信号组间控制在+/-250mils，本身做+/-100mils
/ o8 }( a: {( o4 K S（d）ADDR信号与时钟信号控制在+/-850mils，同一信号的两分叉的长度控制在+/-50mil, ^; w6 J J1 R# O
（e） Feedback_clk、Startburst这两信号要等于DQS(0..7)平均长度加上CLK0/1平均长度，即 Length(Feedback_clk、 Startburst)=Average_Length(DQS(0..7))+Average_Length(clk0/1/+/-)2 N& ^; D0 C5 |) U* a
4．单线阻抗控制在50ohm，对于地址和控制信号，分叉点到两SDRAM（可能的情况下）的阻抗控制在60-65ohm，以确保阻抗的连续
/ t% N2 \' p6 o% q& Y6 W4 K5． Topology
2 J! U& a9 ]: x: M% G. V6 P5 U' @(1) 对于CLK、Dqm、Dq、Dqs信号! ~6 d* T* E3 M# |/ l/ I7 J; q
Driver- q1 j! m0 z% c7 b
: Z- J1 M3 q9 B- a$ p! L8 I
Resistor
5 H7 E# J% d0 k6 d9 ^ I
5 C$ G$ p2 v, D# [Sdram) c- ? S9 T1 y! N0 T: b
* r$ F U( w4 n5 ?6 ?3 N6 h(a) 5 k: T: T6 {% W3 h0 W
Sdram至Resistor尽可能的短
( g2 K. q- z; `1 fSdram
' I5 l7 ]3 I2 T* M7 }( v2 \
& A" s; z9 y6 [" ZResistor
: A9 S. z0 D0 s: d$ V: ], E7 l2 c, Y8 f7 f+ B
Driver' K+ E! I+ M* t0 T ^" k
! [: Y5 t. P# R- m0 Z
(b) 3 o' @) n7 r7 t( [
Resisor至Sdram尽可能的小于0.5inch8 u/ B Z& G/ x- q: z
(2) 对于Addr、Ctrl信号1 _+ ~6 |3 B5 {# y+ \$ Y) O- z, b
Resistor
) Q/ c/ F2 i! @; Z0 S9 C! A
: `$ P6 z/ H( e; \3 q+ ASdram . {: o' u, Y7 I% ]7 P( u2 x' @
Driver ) K' i- }6 l0 F# ?, M
Sdram
! S M! N' C! e0 b1 m1 c: ]2 j" ]8 H H& ]$ n- y ]
Resistor
+ {9 r. ]. V1 z
- c s7 L+ K4 K, P# ~Resistor至Sdram尽可能的小于0.3inch
: c6 ^. o! z8 Q& B3) 对于FD_CLK、Startburst信号 , J: q' B' K! g! F
Driver
9 m6 P, z' a$ [/ x X! ?% b* q
7 l5 ^1 a% n$ ` KResistor
' ]* O; q& F0 A' P" g" y3 `5 t) {/ Z O8 a% t4 G9 {2 m( _# L) r4 r
Resistor: |) z& N0 E" Y
' y' F, m' Z1 [4 V0 K. d) @; G v6．布线要点：6 L: ^# r' i# l5 n
（1） CLK0+、CLK0-以差分形式布线，抑制共模噪声) F3 a' |+ L7 g! U9 Y
（2） CLK1+、CLK1-以差分形式布线，抑制共模噪声
4 Y+ o5 r k, T- h# B（3） 同组DQ信号可以任意交换，以改善布线( l* X3 w% i% A; o
4） 在同一SDRAM中，每两组信号可以任意交换，以改善布线
& r& b4 y; ?$ x: K" J% Z2 I（5） 对ADDR、CTRL的Y型拓扑接法应注意将过孔放置在两SDRAM之间，确保两分叉的长度相同且短
. | c5 I$ l$ a; `（6） 同组信号相同层完成，同一信号若换层，要有共同的地回流平面，若没有共同地平面需要在换层处加地孔
5 h3 r8 \: H7 i（7） 使用0402封装电阻以节省PCB空间6 s l& o6 `, A* b# x# y; n
8） 尽量少过孔
2 J- G3 _0 k: _# [- U7 X7．电源的处理, K; J/ V0 O- Q+ [
VTT用两表层铺铜处理，在其周边均匀的打一圈孔，0402封装电阻管脚处用走线接铜处理，避免两电阻间连锡，造成焊接不良；其它电源用平面层处理。' S0 e6 o9 K7 y. b4 P
二）. 关于DDR SDRAM- @4 @* |6 j, U/ ], [6 f4 w* _% ^
Clock Buffer% |' G S+ U7 f
) b' h% E& T7 P
Clk0+/- Fb
0 ]6 h- k: x- Z9 A, M/ w Clk1+/-
3 l. v# o: V5 j3 x2 w2 uSibyte
! d" o5 S- N L. G# {" ?9 M9 [5 j1 L% ]) M7 a3 r0 \. v
Clk2+/- Clk+/- 9 r( ^' _# v+ m3 M: g+ H5 N4 b
Addr、Ctrl
- L: }' x/ N$ L# Q/ I: |3 l1. 信号分组，我们把它分为三组
' H. R8 D9 x6 ]: e$ n8 }- _5 F（1） DDR_A/C(包含Address、Control信号)3 r4 S5 \- c& R# A& p# d
2） DDR_CLK(包含所有的CLK+/-信号)
5 k# I) i y+ Q* J2. 布局时应注意以下几点：
w9 s; T A* @: e1 B8 ?2 R, }3 e (1)对于DIMMs，匹配电阻应靠近第一DIMMs放置0 O/ y+ f1 Q. A' x
对于RAMs，匹配电阻应靠近Sibyte放置+ m% H& l) H5 a6 |
(2)所有的上拉电阻摆放在最后一个DIMMs之后，每四至六个信号放置一个0.1uf或者0.22uf的0603封装的电容且靠近上拉电阻# V7 n: r$ j/ P9 P) e4 ?# M
3. 布线时应注意以下几点：
9 b$ A( ]" K- q! G" J8 U- G（1） 间距方面的要求
. D3 J8 \& z9 p6 A9 [) V（a） CLK信号于其它信号保持4：1的space
4 z. B% k$ e: _( Y3 [3 y! `CLK以差分形式1：1的space布线
. ?& ~! R6 M' S（b）DQ/DQS信号以3：1的space布线，与其它信号保持4：1的space（3：1（即线边缘与线边缘的距离）＝3X线到相邻地平面的距离），为了绕线方便，我们把DQ/DQS分为九组，分别为
0 e+ R0 {6 O5 VGroup0:DQ(0..7)、DQS0# r+ G, ]% ?6 a" _! ^) j, B! T% h1 T
Group1:DQ(8..15)、DQS1 ?3 L. t) j6 m7 n# R! s9 R
1 {2 ^& a3 Q; V+ U/ s+ K. b" p. x' q! {4 q3 o6 m: I" W+ t5 E2 l" U
Group7:DQ(56..63)、DQS7 + C: g6 @# T6 @
Group8:ECC(0..7)、DQS8! K- J+ g: J; e& I) l) a0 A
（c） A/C信号以3：1的space布线，与其它信号保持4：1的space
; P& ?( v& |& |5 Q: O（2）长度方面的要求
/ U2 D7 c" u6 E1 h6 @; ~（a） A/C信号尽量短，但信号间需小于+/-1500mil的误差3 T% q0 n* o, h O( O. y
（b）CLK信号差分对本身做+/-12mil，差分对间做+/-50mil的误差，且满足Length=SB..PLL+PLL..DIMM-PLL..FB
3 o4 A# d- L! v* NSB..PLL=Sibyte至PLL Clock buffer的长度
- Z# h# ~5 G- c. gPLL..DIMM=PLL Clock buffer至DIMM的长度
* ^% \" r9 H; w. M0 W, T( J" I$ @PLL..FB=PLL Clock buffer的反馈时钟长度1 s" [" Q9 B! q6 I
对于DIMMs
4 L) e+ Y& ^/ X/ p5 lLongestA/C+6in<CLK<ShortestA/C+9in
* T$ C) J! ^4 `7 K9 R( H对于RAMs7 y' P1 @0 M/ g3 D3 T
LongestA/C+4in<CLK<ShortestA/C+7in
1 @$ r) t9 E d4 D0 H（c） DQS(0..8)做 +/-400mil的误差& S9 l ?8 Z: b, ?$ ]" @
对于DIMMs@167MHz1 [) @# S3 T y! ?, e5 y; {- k1 `
CLK-7in<=DQS<=CLK-1in5 k* j3 \* X7 ]* z" \1 m
对于RAMs@200MHz4 i! v6 s% T3 S9 a- X& l
CLK-5in<=DQS<=CLK-2in6 z5 [: c m7 H
（d）DQ/DQS信号组内做+/-50mil的误差& D2 H/ X) W6 `6 q9 v
（e） 所有的DQ/DQS长度都需加上Sibyte的Pin内长度
: V$ O g5 \- G/ D+ j; U5 r6 j4. 单线阻抗控制在60Ohm，差分控制在120Ohm
4 h$ [! ]- k M1 ^0 ?* t" O5. Topology' D, F: g! N: ^! q6 a5 c9 W
（1） 对于A/C信号: y1 Q i2 f8 L/ F& T$ n2 `4 ]- b- M
对于DIMMs VTT % e# J1 L+ f" f3 z5 u. E2 r* Q( s
Rpack, j$ e; d! b7 U5 p% G
: d6 R6 ?- }& X; Q& OSibyte5 F. |4 S# b# k
7 s; N! M1 a5 k& t, d/ H* f
A/C
' }( T! H' c0 T3 e! F; T7 `对于RAMs( f" D# t; B1 G N2 |0 P
3 r7 ]- \+ g( w7 m; q+ V8 ^7 Z: j
Ram0. t5 H$ Y9 H8 \: K
Ram1
) A4 V: O/ n/ ~' Q. P vRam2
2 D3 z: x6 ]: j' R! @6 ~9 W8 [4 \+ E* h; t, q5 h" `
Rpack; Q2 F: v2 A3 _) m- C
1 o# O) u: G; x+ _3 k
Sibyte
3 ?" ]- X1 K7 O6 { q% ^# ~% C' o& Z7 X& u8 y( K- f6 O
A/C
; |( D `9 i6 e: E6 P* zRam3
; q" T+ |/ C1 Y; x0 o% |7 j4 PRam4 / v& F' Z7 M; U& V: S. L
（2） 对于DQ/DQS信号
" ~& Y9 y! A- j: G- fSibyte+ N/ z, N1 c! l3 n0 P# o3 ~
; c2 E4 C5 g, N' `0 F" y$ N' ^
Rpack% d! Z! m; z8 H, u% q# @
DQ/DQS% B9 H: X" _- H/ E: ^' u/ C# L
# ^8 H' s5 D2 u+ J, M ?
（3） 对于CLK
. y6 A: h0 g: D) c4 TSibyte
, t1 w5 n- ?' \, C
5 ~" n. M' g& F% ]( W5 W3 ]2 p" CPLL 2 s! {1 u' Q( ]- f! o2 |
SB DIMM
7 U% V1 e, n- K0 BFB
" }; F, R- c% o8 x, |6. 布线要点0 D) @+ F' v* B- a
（1） CLK以差分形式布线，抑制共模噪声
1 t+ d! p; O" ]* m6 ?1 \% C# s（2） 同组信号以相同层完成，尽量不换层，同一信号若换层，要有共同的地回流平面，若没有共同地平面需在过孔处加地孔) Z# g3 C2 Y4 E R! V1 f
（3） 使用排阻以节省PCB空间
8 G8 c- Y5 R, `. p# X（4） 排阻到DIMMs用表层处理，尽量短、顺畅 |
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发表于 2009-4-28 20:44
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