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请教几个FPGA的问题....请大家进来看看

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发表于 2013-1-11 09:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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第一:FPGA有复位引脚(RST)么?需要连接复位信号么?
  ]) Y! A, j1 `9 \  ^第二:FPGA连接DDR2,要接到DQ信号上还是DQS信号上?还是说随便接IO就可以?2 {! L8 T* Z* \
附上Cyclone IV引脚说明一份,请大家指导我一下..." K0 O+ Y; |2 _% M# K$ g
PCG-01008.pdf (172.89 KB, 下载次数: 28) " o; n( A1 K% I2 m+ J
也请和我一样不明白的朋友帮我顶起~~~
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发表于 2013-1-11 09:21 | 只看该作者
1.FPGA本身没有复位引脚,但内部系统需要复位引脚,因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。
8 F2 E. {& H/ n9 N6 i2.DDR2是不能随便接的,DQ和DQS都需要,是成组出现的。8位或16位DQ需要一个DQS。(数据线)

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发表于 2013-1-11 09:24 | 只看该作者
楼上仁兄解释1不敢苟同

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 楼主| 发表于 2013-1-11 09:54 | 只看该作者
popcup512j 发表于 2013-1-11 09:21 # Y# B% s7 D, v4 Q1 G1 C% H* V
1.FPGA本身没有复位引脚,但内部系统需要复位引脚,因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。 ...

9 V# E* W' v" F1 I  h4 s  `1、按照你的说法就是复位引脚没有专用的,自己指定就可以对吧?
( q" C/ g( j% n" k2、DQ和DQS不能随便连接IO,要连接到专用的DQ、DQS功能引脚上对么?

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 楼主| 发表于 2013-1-11 09:55 | 只看该作者
xin_515 发表于 2013-1-11 09:24
) p( Y; d  ?# p4 D4 w( J6 [) C  [楼上仁兄解释1不敢苟同

0 \: t! X. {* ~( @  V# Q) |6 Z那请问你有什么不同的看法么?麻烦把你的想法也说出来供大家参考学习一下可以么

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发表于 2013-1-11 09:59 | 只看该作者
有看了看资料,我回答的第一点确实有些问题。
: K; g/ Q' V1 Q想要FPGA本身重新加载的话需要控制DEV_CLRn引脚。
1 q" }# N" E$ V4 g8 u1 T- z因为长期用altera的官方配置电路,这部分没有深入研究。+ e! c4 |0 I8 h* o& u
所以想当然回答了。

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xiaoyunvsmm + 5 谢过~~

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发表于 2013-1-11 10:02 | 只看该作者
本帖最后由 popcup512j 于 2013-1-11 10:11 编辑
9 M. p7 \1 I. b. Q% g  @
xiaoyunvsmm 发表于 2013-1-11 09:54 7 K5 z" h" d, f! p/ |" {
1、按照你的说法就是复位引脚没有专用的,自己指定就可以对吧?& \. p3 ]. J, u6 L# R! \3 V
2、DQ和DQS不能随便连接IO,要连接到专用 ...
7 I- U( [% d0 H; @6 s4 Z3 m

' u) R+ s# Y, _+ ^# U6 r# [+ d3 y如果说,不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。
; T7 {9 X1 [1 E- q' }; J, X/ z如果复位的同时还要加载FPGA的硬件,那就需要控制配置部分电路,DEV_CLRn这个引脚。0 q3 M, B# h9 F+ v1 b1 M- ?; o$ L
DQ和DQS确实不能顺便接。最好还是能有project编译一下,看看能不能满足时序。

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 楼主| 发表于 2013-1-11 10:14 | 只看该作者
popcup512j 发表于 2013-1-11 10:02 + \& H: [+ ]% R! [$ C, \; `
如果说,不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。2 m  `2 C3 G8 W2 L  N8 G
如果复位的同时还要加载FPGA的硬件, ...

6 W; Q8 ], d3 J) @: J7 x对了,我还想问问,DDR2的地址信号不用接在DQ专用引脚上对吧?呵呵,谢谢~~

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发表于 2013-1-11 10:22 | 只看该作者
本帖最后由 popcup512j 于 2013-1-11 10:24 编辑 2 q4 j& v. I0 }4 z5 S
xiaoyunvsmm 发表于 2013-1-11 10:14
! ^: |6 _3 j2 }/ F; O对了,我还想问问,DDR2的地址信号不用接在DQ专用引脚上对吧?呵呵,谢谢~~
( z( R3 _0 U8 [
& z5 n! G1 j9 d  H# ]4 @' f
那个是没有这种特殊的要求的。但是不要和数据引脚太远,尽量在一个bank内。最好做个project仿真一下,满足时序要求不。" G3 w* [) I! J4 y
你可以到altera官方网站上下个开发板的包,里面有原理图和PCB版图。
) _5 F) ?9 t# W. S  ?. M你可以参考一下。

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 楼主| 发表于 2013-1-11 10:34 | 只看该作者
popcup512j 发表于 2013-1-11 10:22 % n! F1 z7 S) ^' k' N: v( N  p  |
那个是没有这种特殊的要求的。但是不要和数据引脚太远,尽量在一个bank内。最好做个project仿真一下,满 ...

7 R" R4 I- {1 i$ {好的。小弟刚涉及这一块...不懂的太多~~

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发表于 2013-1-11 10:37 | 只看该作者
那一定要仔细看看你一开始上传的那个文档。# i& W& x: o3 p9 W4 j5 U7 v( ^
另外,去altera下个开发板的资料包看看,会有很大的帮助。

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发表于 2013-1-11 12:18 | 只看该作者
复位应该没什么要求,接到复位就好。" L2 |/ n$ p1 i4 A  o1 X0 v
DQS要接到GC或者CC比较好,DQ一组线尽量接同一组IO,做到timing的匹配
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