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差分线等长问题

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发表于 2012-7-26 17:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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我现在有一块板子,差分线等长时遇到了点问题:芯片端有pin delay, 到接口端也有pin delay,中间有去耦电容,layout时按分段等长布线,未管控总等长,我的问题是这样做行不行?是不是也要管控总等长?总等长是不是要加上两端的pin delay?
: \) P7 n3 u: n. E- m, q速度是6G,分段等长要求<5mil,所以若不管总等长,结果会有>20mil情况,这样做板子基本上是不能用了吧?  m: B& S+ @4 q0 W. p; S
有点着急加担心,高手们指点啊
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发表于 2012-8-3 21:53 | 只看该作者
差分线不是首重等长吗?只做分段,总长不相等不行吧。

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 楼主| 发表于 2012-8-6 11:10 | 只看该作者
jkokomo 发表于 2012-8-3 21:53
: I# D- }5 }) U+ T差分线不是首重等长吗?只做分段,总长不相等不行吧。
" E, |. A; f/ s+ @& D3 n
感谢回帖,恩,是的,查了intel的资料,总长也要在5mil内,分段等长后,总长也要满足。。。
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