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在内层走线,通过via和外层连接,验证设计时,有错误。请问如何处理呢

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发表于 2009-12-5 14:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
layer 3 电源层走了两对模拟差分线。通过在走线上打通孔和layer 4的电容连接。但是在verify design/connectivity中,有如下错误。看起来pads不认为通孔和走线有连接关系。请问在电源层中该如何处理这两对网络?如何把通孔和走线combine在一些?  J* d; @" H. m$ _, x3 v

9 j; {9 d! w: e) I+ A( I- NIsolated subnets for: MIC_P0 Q* o5 v7 L9 r
. J" b1 h+ ]. @2 {' z
*** subnet # 1
. a0 [  E: l9 h% f  D1 y& q1 B! m C8.1 VIA(746.31,200.61 L1)  ^' y$ G; G0 K/ e" L3 A+ e
. ~2 W+ h6 k6 o' r( e5 T
*** subnet # 2& W- D. Z  m- M( `5 r( n
C9.1 VIA(654.5,200.23 L1)' E. ]- i  C# N/ R

* M% U+ ~+ L4 Q: s/ g*** subnet # 31 x: g1 L6 c% B0 S- b! R+ n5 i) o
C11.2 VIA(375.38,199.87 L1)
' _, C3 t2 Y8 S& G( U9 T7 _& t" v3 @# m+ e( z8 J
*** subnet # 4; C5 w9 U; u7 P; t
C10.2 VIA(285.46,200.63 L1)
4 |+ D5 H# Y" |4 M1 }6 O% f/ `1 W3 T% \  P$ h- K
*** subnet # 5
* V4 ^' i) F+ `) p$ V/ s U9.4 VIA(217.81,199.89 L1)% E, K# O* ^0 J4 W3 J- m

( W5 e9 s) F* m9 H( m- a% M) N*** subnet # 6
0 f2 b* t0 Z" G U1.21 U8.1 VIA(962.41,298.17 L1)& V. `+ P' G: u) L7 |% G: S

5 J2 g$ B# V$ f. u5 @( P0 B
5 R6 \* E7 \3 c+ T% n7 `# F1 TIsolated subnets for: MIC_N5 `9 e, T! ^8 x" Y. x. Y# f

, ~) |8 z: n. C* j* f- E' z9 \*** subnet # 1
6 l! W8 Y/ I' K; ]; A+ i' w3 J VIA(745.93,162.08 L1) C8.2. U) ]% v; P# W
, O9 z# e* U7 ~) a! m
*** subnet # 21 R" n" o( m4 b3 Z& |
C13.1 VIA(560.05,162.08 L1)
% N' \$ f. H4 y& {  G: S% J) O4 J- @5 h% G1 H3 L
*** subnet # 3" D- Q. h: ~# \- s. R6 q, J
C12.1 VIA(468.62,162.08 L1)7 H( ~  F( A3 i' u* v) u& D
* u" w9 o; o) N
*** subnet # 4* r2 }; Y1 B: ~/ t2 C3 E7 d! O
VIA(217.81,162.11 L1) U9.5
. i& Z  P5 B' W) H' Z  ^2 D' n  @* x& i' S# {
*** subnet # 5. P" S! E% B+ W3 y
C9.2 VIA(654.5,161.7 L1)
( Q. V& Y5 o- S9 i* N! K$ p
% m% ^( L1 \9 a  |6 x9 b*** subnet # 6
8 {; U& {3 H+ B( Z$ P U1.20 U8.2 VIA(989.28,271.3 L1)% Q  p1 h+ Q0 v/ a9 h3 D! r
# t) K# Z  V; d6 Y1 P

1 Y. q" _; N* l* y4 a) f0 oIsolated subnets for: SPK_P- T$ X% y) M& {

; ?' J/ L. G) g+ t0 c; o*** subnet # 11 E; G, h+ G) v) X6 @; x! `8 W$ o3 U
C3.1 VIA(1598.36,416.91 L1)$ |* X2 a4 p" m0 N5 R

/ z. r+ O/ h. @*** subnet # 2
' s- W% Y& V1 ]# \* M% V C2.1 VIA(1693.89,416.67 L1)% @" n7 ~' _6 Q6 X0 Y. u7 ]! L& M
& N8 W' f5 V1 E( ?( E3 I
*** subnet # 3
3 f( t$ G% g1 e4 k" | C5.2 VIA(1961.57,416.66 L1)8 Y5 v1 t$ F7 e+ x3 B. |( o( L9 g# L1 U
: r8 q% I( q; }: }8 A1 a. w
*** subnet # 4
" X, Z7 ~5 e6 F5 ~& ^! f4 S VIA(2052.77,416.66 L1) C4.2- }- |& f9 L! z4 c6 V+ U

" ]! }/ H$ J$ I+ g) S*** subnet # 5
6 X8 Q! K; N) d  ` U5.4 VIA(2197.72,416.95 L1)
+ q8 l7 v  d8 O; R' U/ T% q/ H6 Z2 }6 P/ v; y0 k
*** subnet # 64 z% _: n3 ^2 O' H! m2 g; T3 O
U1.23 U4.1 VIA(1304.63,334.82 L1)1 ~! i/ g+ x+ h$ a' I; \

1 h  E, ?& ?! c9 V+ S6 k6 s4 x3 F  Q5 e: F7 B
Isolated subnets for: SPK_N0 V$ a0 _4 d7 }( d" u, C

6 Q2 g/ D. B3 Q*** subnet # 16 S7 N) M. ^; K- e0 ^8 t4 |
VIA(1786.78,379.07 L1) C7.12 k0 N4 z8 y5 H# ?. x9 Q& j6 S8 h
: E4 n, [( C; ^1 X
*** subnet # 2
- q7 J, Z$ g1 }* x, j7 n3 U VIA(1877.08,378.32 L1) C6.1  s. B* Y7 E( d$ z
3 s; t0 e3 l0 Q5 g7 N  W
*** subnet # 3
8 m6 k7 ~: t5 s5 f( O% g, Q- T VIA(2197.48,378.69 L1) U5.5. Q2 q/ c# D& S- T8 W, c3 B

3 B; K$ W0 v4 U* k9 z% f1 h: q*** subnet # 4
2 M* Y5 s: i3 L' ?/ a1 P C3.2 VIA(1598.6,378.41 L1)
9 `  K  P9 [$ t9 z. x; t+ F$ a( S3 |9 h+ L) V1 n
*** subnet # 5
; o4 k7 @  n1 G9 I  [! F# i8 Q- Z C2.2 VIA(1693.41,378.41 L1)
, [* d1 W- {9 K8 k0 a7 w
+ m  T/ @( V! `- o- D*** subnet # 6
9 _5 \+ |0 i) n4 V; { U1.24 U4.2 VIA(1331.5,307.95 L1)
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 楼主| 发表于 2009-12-5 14:34 | 只看该作者
回复 1# wangdaw
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2 `# i8 L8 z5 L
   

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 楼主| 发表于 2009-12-5 14:36 | 只看该作者
如上图,PCB下部的2对差分走线和通孔。

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