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本帖最后由 penny190 于 2011-5-31 10:40 编辑
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! @# h, P$ ?! q0 u, W$ cDear 各位大大，想請問Allegro 有隱藏這方面的設定嗎？隱藏Board file的Netlist 與 Clines (TOP & BOTTOM)2 q, ^, F* S" r* S" L; r, o. g. @
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最近拿到一張Board File ，打開Board Top and Bottom的Etch都被隱藏看不見，內層的Shape跟走線都可以顯示，而在Display/Status裡面，所顯示的Unrouted 0/0，而且，去查詢Componet PIN點 都是顯示UNSPEC，當初懷疑是不是只載入零件，而沒有載入連線關係。% {& n3 f3 K, j8 K
但是對方表示，Board File有完整的連線關係，是完整的Board，在allegro 可以設定隱藏資料，而且確定Cadence原廠可以解決，
" t, c1 t6 k6 q7 k所以，所請問各位大大知不知道這個功能？
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% N% x1 @( }- `0 G4 k4 J' t8 |據說在15.X就可以設定了
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7 x ?9 q9 i$ ?3 Q% Y& P9 {9 g謝謝6 ~* }/ \" K* E, @% s$ N
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把檔案發給大家看看4 I6 G9 L& T* q4 N5 u, h8 \
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发表于 2011-5-31 10:30
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楼主
但對方肯定Board有完整的資料，他說嗯！應該說不是隱藏，而是將板中的Netlist & 表層的走線作了特殊處理，原廠可以解開這個”秘密”，如果有管道也可以Cadence原廠來幫您恢復，所以才想問各位大大知不知道allegro是否有這項功能( ~' A& C6 j* R5 e* A
据我了解是没有这个功能的。那个Board肯定不是完整的，DRC:5XXX，net: 0