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本帖最后由 penny190 于 2011-5-31 10:40 编辑
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Dear 各位大大，想請問Allegro 有隱藏這方面的設定嗎？隱藏Board file的Netlist 與 Clines (TOP & BOTTOM)
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+ e' a( A! w$ o+ u' S: j最近拿到一張Board File ，打開Board Top and Bottom的Etch都被隱藏看不見，內層的Shape跟走線都可以顯示，而在Display/Status裡面，所顯示的Unrouted 0/0，而且，去查詢Componet PIN點 都是顯示UNSPEC，當初懷疑是不是只載入零件，而沒有載入連線關係。, _9 @$ H4 u$ U9 ~) f
但是對方表示，Board File有完整的連線關係，是完整的Board，在allegro 可以設定隱藏資料，而且確定Cadence原廠可以解決，. l3 q& s8 _$ L* b g* Q
所以，所請問各位大大知不知道這個功能？2 }* k! W2 f8 m% h. i; A0 m1 B
* S/ y. e# b. j: `0 e1 z據說在15.X就可以設定了1 H1 q2 c# G( k
% h: S3 a) t; g0 t$ ]謝謝
9 Q* t5 _% V: i! X, q
( }' t l( x, [6 Q- n9 S5 A- I3 Z. @把檔案發給大家看看9 U+ l, Z& |) {; Q/ e: y9 v
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发表于 2011-5-31 10:30
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楼主
但對方肯定Board有完整的資料，他說嗯！應該說不是隱藏，而是將板中的Netlist & 表層的走線作了特殊處理，原廠可以解開這個”秘密”，如果有管道也可以Cadence原廠來幫您恢復，所以才想問各位大大知不知道allegro是否有這項功能
据我了解是没有这个功能的。那个Board肯定不是完整的，DRC:5XXX，net: 0