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发表于 2008-8-19 15:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
我从orCAD to Allegro时,出现错误.  r+ F: o2 d) B6 d6 \  e. Q* }, I
Nettev 如下,请帮忙看看哪地方出了问题..% I$ m" Y% S& U- K* {

  q9 ?+ N7 J) r, A4 C9 q' z
% U6 R& }" d1 S9 M( ~8 U/ {. mCadence Design Systems, Inc. netrev 15.7 Tue Aug 19 15:49:19 2008
% w4 n* h6 S- c. K% g1 g) y(C) Copyright 2002 Cadence Design Systems, Inc.
2 |, o. x' p/ A) G. E" F) W0 |------ Directives ------
0 l5 T) N6 Y- Z% I' rRIPUP_ETCH FALSE;" }" d+ P3 y; m6 r  J4 W7 U, y
RIPUP_SYMBOLS ALWAYS;$ r: g' U' h- I3 [# Q) `
MISSING SYMBOL AS ERROR FALSE;9 K$ J7 d# b8 [$ p0 g; I3 d* k
SCHEMATIC_DIRECTORY 'd:\project\project\orcad\allegro';
2 t  x$ l6 A- W( z5 aBOARD_DIRECTORY '';& V: K1 a. c/ ~$ a' n0 U
OLD_BOARD_NAME 'halfadd.brd';
; ?) ^; }, W  a) PNEW_BOARD_NAME 'halfadd.brd';
; O8 ~; y. o0 H4 s, a1 bCmdLine: netrev.exe -5 -y 1 -n -i d:\project\project\orcad\allegro d:\project\project\orcad\allegro\halfadd.brd d:\project\project\orcad\allegro\halfadd.brd
+ z( m" C( I  `+ n/ A5 y8 ]------ Preparing to read pst files ------: A$ U! H! v1 G: E. ?, ~
Starting to read d:/project/project/orcad/allegro/pstchip.dat ! ]6 [7 [! F; L6 K5 |
   Finished reading d:/project/project/orcad/allegro/pstchip.dat (00:00:00.00)
- s& q, o# F2 `& C) yStarting to read d:/project/project/orcad/allegro/pstxprt.dat 4 i& c) Q* ?" j1 v9 x
   Finished reading d:/project/project/orcad/allegro/pstxprt.dat (00:00:00.01)
. B2 Q# F- W% @1 N. j5 {! L, RStarting to read d:/project/project/orcad/allegro/pstxnet.dat
# G* n1 A) }, _2 G' l% M   Finished reading d:/project/project/orcad/allegro/pstxnet.dat (00:00:00.00)
# m* L( y) P0 R. D------ Oversights/Warnings/Errors ------
3 p9 o: `/ j, ?9 j& g2 }; o: X( R( n# S/ O, a% g' j1 c
#1   WARNING(304) Device/Symbol check warning detected.0 B  W' p$ [% u2 E  |
Symbol 'DIP14' for device '74LS04_DIP14_74LS04' not found in PSMPATH or must be "dbdoctor"ed.
! z  h, @0 ?- M; z    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.
% c, m4 @; N& Q3 ?; i! _3 r#2   WARNING(304) Device/Symbol check warning detected.: R) d% [. s/ r- h/ W5 r
Symbol 'DIP14' for device '74LS08_DIP14_74LS08' not found in PSMPATH or must be "dbdoctor"ed.+ z1 W7 {% ?" L' F/ V3 t
    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.
7 w7 ?* P7 N& K* R* G# U- g4 ~#3   WARNING(304) Device/Symbol check warning detected.
$ D' O$ `; }; X" xSymbol 'DIP14' for device '74LS32_DIP14_74LS32' not found in PSMPATH or must be "dbdoctor"ed.' i, C; P4 v2 V) l* Z* d. F
    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.+ j' q$ k: o' u0 i  E
------ Library Paths ------( S1 j: S. x5 a1 M6 A8 n( l) x5 V* e
MODULEPATH =  . ! b; F2 @4 O8 d% k% g$ W. k
           F:/Cadence/SPB_15.7/share/local/pcb/modules
$ f% T, S1 e5 F4 E7 PPSMPATH =  . , E& S1 H- R3 |& \
           symbols / L, m. ?$ Y+ V- s
           .. 0 a/ {& m( ~5 ]1 I5 W
           ../symbols 0 ?9 y  _" E2 h/ V
           F:/Cadence/SPB_15.7/share/local/pcb/symbols ) E2 J1 }6 k' e& u! p7 l
           F:/Cadence/SPB_15.7/share/pcb/pcb_lib/symbols : _' q, \/ ]( r
           F:/Cadence/SPB_15.7/share/pcb/allegrolib/symbols 9 q8 s0 Z+ z( {4 f' y) `
PADPATH =  .
( |9 b- h  l$ k9 y* y/ {3 X" j           symbols
! {0 L* E2 h/ B* I3 @           .. % i( p4 J6 O3 m' T7 m
           ../symbols
  O3 V0 G" {6 E5 d           F:/Cadence/SPB_15.7/share/local/pcb/padstacks 7 r/ q/ t9 e' [/ C3 a9 }
           F:/Cadence/SPB_15.7/share/pcb/pcb_lib/symbols
" Y$ |4 a+ |2 M% X- y( g           F:/Cadence/SPB_15.7/share/pcb/allegrolib/symbols
! {; J1 m+ a6 q6 G/ F: L8 b) Y+ [0 g- t/ g  G4 h  w3 P# f- D1 \
------ Summary Statistics ------
( D) M8 F/ n2 Q: l( K& E
; |+ T  }$ Z* W9 B+ o+ Lnetrev run on Aug 19 15:49:19 2008
" l$ S' Z! N+ q2 F. @4 {   DESIGN NAME : 'HALFADD': y' \; U6 Y0 J/ T1 E$ M& I3 @- u* ~
   PACKAGING ON May 28 2006 22:05:31
4 h  Z( G. Q3 U' l   COMPILE 'logic'* [4 {( ~6 Q- N1 @' J) K6 u
   CHECK_PIN_NAMES OFF
' B; |6 k$ g5 {& p" W$ }0 n   CROSS_REFERENCE OFF
2 O( {9 _2 _5 X4 S: t' N! Z6 h   FEEDBACK OFF0 U: W5 J* U9 L" D
   INCREMENTAL OFF4 h' E) ~% V* A- Y, A
   INTERFACE_TYPE PHYSICAL" ^0 B7 r5 o2 r( Y
   MAX_ERRORS 500# Z  ]  b) s6 u3 L6 f
   MERGE_MINIMUM 5- ?, |6 `% ?: l" l% _& Z- k
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'4 H; s; f3 |+ Y5 {/ u. {- N
   NET_NAME_LENGTH 24' y* }) l6 }7 a$ n' ]3 Q0 V
   OVERSIGHTS ON6 ~$ t, r, n: N, W- `
   REPLACE_CHECK OFF
/ K; c. ^( G4 y   SINGLE_NODE_NETS ON" c+ T6 j4 D$ E( A9 H% e
   SPLIT_MINIMUM 0
7 W  t1 w0 i; ~9 i6 A& n3 w) {   SUPPRESS   20
7 o  C) }5 x% g( p" j   WARNINGS ON
$ }1 \  X7 J$ V) u- N3 v; L4 a No error detected! [# G: q& }/ ]9 ]$ y
No oversight detected
1 a) v9 ]/ m3 P5 R. ^% `6 D  3 warnings detected; N1 v5 C  b  Z, c8 [' h) e
cpu time      0:00:14  [# s5 ?! _9 B  t' ^
elapsed time  0:00:00
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发表于 2008-8-19 16:18 | 只看该作者
封装没有找到吧,应该有个封装对应的PSM文件。

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 楼主| 发表于 2008-8-19 17:22 | 只看该作者
你的意思是,我在创建Netlist前,要在Allegro中做好原理图中各零件的封装?

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发表于 2008-8-20 10:55 | 只看该作者
最好是这样,不过如果不直接从CIS里将Netlist导入到Allegro中的话,即只生成Netlist是不会要求有相应封装的。但是一旦需要导入到Allegro中的话,那就必须要有相应的封装。, o: @& a6 v$ r# {

/ A, P( |5 t; N9 J5 O: V" p[ 本帖最后由 lihuizju 于 2008-8-20 10:57 编辑 ]

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发表于 2009-1-5 15:08 | 只看该作者
楼主,您的这个问题怎么解决的啊?我也遇到同样的问题

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发表于 2009-1-5 15:35 | 只看该作者
我今天也遇到这样的问题了,已经解决了。你把DIP14.dra、DIP14.psm和相应的焊盘文件放到封装目录下就ok了。要是没有这样的文件你就必须自己做封装了。

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发表于 2012-6-18 15:15 | 只看该作者
恩,楼上正解,
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