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本帖最后由 hdjun 于 2009-8-12 00:10 编辑
8 N/ X+ N: J. q1 _+ h0 _5 i
2 U0 h7 n' k0 i! s7 k/ Z最近画板子，发现一个很奇怪的问题：allegro 在处理via 打在 pin 上的（如PCB背面滤波电容的pin)而没有用cline 将pin和via连接的情况下，是否会报Unconnect net 错误。我一直的理解都是一定会报Unconnect net 错误的。同样的板子我之前就做过一次unconnet pin检查，并将所有pin 和via 等没连接到pin 中心或者via 中心的cline 都删除重新连接过了，也就一直没有再报unconnet net 错误。最近要投版了，发现仍然有很多via 打在pin 上的 没有用cline 连接的pin 。反而这时候不报unconnet net 错了，甚至将一些有cline 连接via-pin 的地方的cline 删除（当然这些via和pin是接触的），也没有飞线出现。好奇怪啊。这是ALLEGRO 的bug 吗？？？？还是哪里有设置呢。更为奇怪的是，更新padstack后就有unconnet net了。。。奇怪。。。。' ^9 b! y9 I a' \, o) c0 T
, _8 T) o- X1 ^ Y. B6 K1 B$ j0 Y3 t% z) v
LISTING: 1 element(s)
6 K( u, r6 I6 | < DRC ERROR >
2 V: I% `7 n4 V5 p! N9 v Class: DRC ERROR CLASS4 H e: s( n9 W
Subclass: BOTTOM: V" p: I1 H$ V+ [: c
Origin xy: (185.00 6666.93)
& n1 T e6 G$ v3 x% [3 }/ e Constraint: Soldermask to Shape Spacing
, O. S7 L. ?" I' x/ n% s% X m Constraint Set: NONE, j {1 C5 m, c0 H4 T8 U& S3 d
Constraint Type: LAYOUT! ]1 p7 n- ~* q5 c4 _$ g6 F- U, o
Constraint value: 0 MIL* H, ^3 G4 g! B* x. W5 l& w
Actual value: -135 MIL1 M# ~+ G: n1 {& ~. p/ P
- - - - - - - - - - - - - - - - - - - -; Y6 v! k# g' ~. X/ j& p
Element type: SHAPE
. R3 v' ~% b- b- ]0 P, s! S Class: ETCH0 o3 j% @8 G& M9 `2 l& b- B
Subclass: BOTTOM* C$ G( p9 _" D0 _
Part of Net Name: N00850- D3 r. f& m, }: ]3 }3 H' O
- - - - - - - - - - - - - - - - - - - -" [7 p( p; C. H6 \" ^& t
Element type: SYMBOL PIN
# ?5 O7 f( g2 X2 x$ P Class: PIN! m* X- g0 a2 m* u* `/ W& y' s
PIN: J6.16 o. e) d; \' `' @
pinuse: UNSPEC0 y" X% K+ M$ S1 s! Y
location-xy: (250.00 6666.93)
/ \0 Z# p, a0 _ part of net name: -12V9 L( O8 ~% l8 y6 y, ]6 Z
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发表于 2009-8-11 23:55
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