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I2C总线控制器的VHDL设计及实现

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发表于 2009-4-22 22:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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entity I2C_CTRL is4 W( F# M' _8 {( F
port(
, ~) r6 {( m" c( V0 R- t2 V4 b: @4 ] --
系统信号' b" ?5 \) i6 D1 `: S5 W
nReset: in STD_LOGIC;--
系统复位信号端
/ R# F1 e7 ?) h! i$ g$ @. E! M CLK: in STD_LOGIC; -- FPGA
内部系统时钟端
& W9 C. x, Q4 A  v" z0 y --
控制信号! z/ E6 g7 M" u1 a- b2 E; g- t. I
ADRS: in STD_LOGIC_ VECTOR(4 downto 2); --
地址线,3(832位地址)! |6 i! A& u  j' T9 V7 {
Din: in STD_LOGIC_ VECTOR(7 downto 0); --
数据输入线,8; v: j8 D7 N' `
Dout: out STD_LOGIC_ VECTOR(7 downto 0); --
数据输出线,8
$ z/ t7 ]9 I, S/ m- |9 L nCS: in STD_LOGIC; --
片选使能端6 s2 ?$ O* l: ]
nWR: in STD_LOGIC; --
写使能端
1 K& O8 Y" u- r2 { -- I2C
总线信号1 g: I, c2 j! p6 S9 n
SDA: inout STD_LOGIC; --
串行数据输入输出端,输出有三态
4 @9 o' {0 E  R3 a9 K& a) F, D, S* o SCL: out STD_LOGIC --
时钟输出端,三态输出: w! r6 ]: N, @- s. Y# E( F8 x( F* \: a
);
' I8 j' X' M" b/ uend I2C_CTRL;1 A( E3 S0 o9 L  ~; Q4 O" d8 W

9 x* X+ H: J5 J  {  h
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发表于 2009-4-24 11:44 | 只看该作者
SCL: out STD_LOGIC 所以这个I2C只能是master的形式吧?
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