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本帖最后由 Cadence_CPG_Mkt 于 2018-4-9 10:10 编辑
" S s8 e/ Z* @+ y* k& F- B4 J
/ _4 g+ @- M0 s( i1 g' k▍本文描述了Cadence Sigrity™产品QIR2 的新增功能。
' J: {$ b; g3 D k+ W" `3 S6 R* U4 g& R$ o" a9 E
8 y7 [0 X, \" C* ^# y: |
Common Features 本节介绍QIR 2中多个Cadence Sigrity™ 2017工具共同的新增功能。
5 ]5 G2 _% V+ J9 b分析模型管理器 # O9 F9 C9 t- o6 g: X$ q o4 {1 F2 H
AMM中列可见性的设置 Options对话框中提供了新的设置，使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。
- x: K' s7 c6 L2 n9 l
/ m7 p0 u s8 Q8 | 新的Tcl命令- `1 Y' J% p! Y' L7 X
添加了用于搜索、删除库、查询和模型分配的新Tcl命令。 : _7 ?- h$ l- r. X
转换器增强 本节介绍如下转换器增强功能。
: z5 G7 u1 ~% X) I通用材料文件 Sigrity 2017QIR 2和Allegro 17.2 QIR 5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析，使用通用文件可保持更高的一致性，并确保更新的材料属性应用于整个组织架构中。 对传统文件格式的支持仍然可用。然而，如果Allegro数据库以新格式保存，则Sigrity应用程序将支持在打开Allegro数据库时找到材料定义。 material.cmx文件可以在Sigrity安装目录中找到 (<install_dir>\share\library\material). 6 v4 H: G0 E, H& r! ~; t* K
新支持的格式 Zuken CR8000 (*.sdf, *.stf) 和IPC2581 (*.xml) 文件格式现在可以在Sigrity应用程序中转换和打开。
- ~/ d& F/ @% dPowerTree PowerTree在该版本中进行了以下更新。
9 v* L) z3 @% s% |5 ^$ ] ( u# K1 n' a3 H6 A" [' S
基于工作流程的PowerTree增强功能 从这个版本开始，开发了一个新的工作流程，提取和分析，用户可以更方便地使用PowerTree。AC和DC模式均可支持。
/ L& R- j s5 P% H
( b0 p/ q6 i3 r; \; x# J( b" e
( {' x9 T! u6 \" a 从Sigrity工具生成PowerTree PowerTree现在支持直接解析spd设计，基于SPD数据，获取连接的拓扑。此功能已集成到PowerDC和OptimizePI中。工作流程中已新增步骤Extract PowerTree In Design来实现此功能。
0 i* _% B, t* E. `) I3 D3 X 注意：只可从SPD中提取元器件的连接关系，所有属性需要在PowerTree中手动添加
. L/ }1 L8 \/ J3 Y z4 r支持器件级别连通器件和VRM/Sink属性* e: u6 j# S' C
在该版本中，可以使用元器件和VRM / Sink属性在器件级别设置模型。
0 h; z! G& _7 s5 c, C" f* l9 G
4 U I. p7 i; H* z, a0 f% t8 O6 X
有相同模型的不同器件可能有：7 p/ [3 {3 y0 Y C6 E9 Q- \; _
不同连通信息 不同属性（如VRM电压、sink电流）
3 t' B6 M- o& ]* F L8 v# u5 F
; Q. N. r E8 a
PowerTree的导入/导出设置和选项" k/ T. G6 c0 S! ~9 c
该版本中，PowerTree中新增了以下新选项：& N4 I% h, g0 B+ U7 \( M1 z& a
- 起始器件的导入和导出选项（.csv文件）
' d* `. Y/ P/ H7 l
7 ]/ h! y! s% }在PowerTree中运行预布局AC仿真 在该版本中，您可以直接在PowerTree中运行AC仿真。
( i I0 @0 h* L4 K7 d6 R1 ^
6 F9 f' L! I& S& w5 d+ h, E" e5 s, ^. F
: n1 O' f: W" u& B2 m
注意：运行仿真需要OptimizePI的license。
) M! k, [; [+ R' j3 RPowerTree / DEHDL交叉检测支持 从这个版本开始，在PowerTree中选择一个实例会自动高亮并放大显示DEHDL中相应的实例。这个功能在DEHDL中也是一样的。
0 ~0 k. q2 f5 R- I1 D
+ n l; o0 f+ a2 }! f/ u/ g% ^, o& S$ w' z0 F1 a
PowerTree的TCL支持
5 y. P2 r7 D$ _: ^; W9 n1 O- F 在这个版本中，PowerTree实现了一些新的TCL命令，这些命令有助于自动化以及与其它工具的集成。有关TCL命令的更多信息，请参阅“TCL脚本参考”。% S) K3 v& ^3 C: g3 m
8 T$ }3 i7 s) r4 ` t2 t2 W- g生成HTML报告
7 x; G' @4 v0 g0 T, n% }& C. d) H 从这个版本开始，仿真之后可以在PowerTree中生成DC和AC的HTML报告。
7 J `/ W& ~9 U a7 O: T & K, m! `" o5 V
# T& D ]% W2 w/ y4 O
7 Y5 h# y. g/ R2 [
5 Q! m; K- _7 J3 d. J$ a& E& x其它的可用性改进& w- a3 |# d& H" w o- @/ y
在该版本中，在PowerTree中添加了以下与可用性有关的改进功能：7 Z% Y% j/ R$ l( O5 x: e
折叠分支的符号更大
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1 d3 @* ]8 D& c- l
; E' K0 a% {+ u+ F$ u3 T1 j7 }; t
, w. c. k4 m2 h+ T1 Y$ p
新的缩放区域图标
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% ~$ n6 V% |6 ~2 P! \0 s2 J' K5 D+ d5 ^
对去耦电容块的数据提示改进
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4 r( s1 Z9 F6 T- L 走线检查改进 ERC - Trace Impedance/Coupling/Reference Check workflow可用于SPEED2000™,PowerSI, Allegro Sigrity™ SI, OrCAD Sigrity ERC。 本节介绍以下走线检查改进功能。
! l" R( K- J7 t8 Y1 r: M3 `- jTrace Scaling 支持 Set up ERC Sim Options窗口中添加了Trace Scaling按钮。
, s' P7 M( \1 v$ [ 7 j% a1 q2 r# @7 P+ x' C% g8 l* Y
对于trace scaling文件的格式，在“导入文件”窗口的Notes部分单击相应的超链接。信息会显示在Trace Scaling Format窗口中。
! F6 m# T! |0 Q; R D& `" m
: P' Z- q7 o4 w; W. Y
随着走线宽度的变化，layout中会显示阻抗变化。 ' u/ D, p5 \- K) N& F( m
基于网络的XTalk 现在可以通过在SRC SI Metrics Check中直接调用Level-2仿真来计算和报告基于网络的串扰。3 m( S0 s5 X5 ~
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欢迎您的评论！ 您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。
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发表于 2018-4-9 10:03
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