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本帖最后由 Cadence_CPG_Mkt 于 2018-4-9 10:10 编辑 7 n5 W7 H2 z" q+ i/ q4 j# T
# C/ m! z! @9 x5 Q2 \7 `▍本文描述了Cadence Sigrity™产品QIR2 的新增功能。1 c; X; ?5 G4 o# b4 T& S. U2 t
6 W7 i+ {8 U' W) y5 E# v+ @
, e. ^6 N) \/ {/ v5 ^3 O6 i" w" SCommon Features 本节介绍QIR 2中多个Cadence Sigrity™ 2017工具共同的新增功能。
$ j# S$ Y. @" b( a0 L% {' ] Y- G分析模型管理器 , x4 t" j9 D% K& u
AMM中列可见性的设置 Options对话框中提供了新的设置，使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。
# ]$ z& Y' Q' `! f5 K! z$ u
' A# M, a6 L0 U6 U' L 新的Tcl命令8 Q8 \" P E/ S, j
添加了用于搜索、删除库、查询和模型分配的新Tcl命令。 ' T) ^2 a6 Q6 z2 v7 Q4 s
转换器增强 本节介绍如下转换器增强功能。 7 U# v4 Y3 A' E: ~
通用材料文件 Sigrity 2017QIR 2和Allegro 17.2 QIR 5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析，使用通用文件可保持更高的一致性，并确保更新的材料属性应用于整个组织架构中。 对传统文件格式的支持仍然可用。然而，如果Allegro数据库以新格式保存，则Sigrity应用程序将支持在打开Allegro数据库时找到材料定义。 material.cmx文件可以在Sigrity安装目录中找到 (<install_dir>\share\library\material). * z$ Y% q( x# R$ w5 u
新支持的格式 Zuken CR8000 (*.sdf, *.stf) 和IPC2581 (*.xml) 文件格式现在可以在Sigrity应用程序中转换和打开。
1 j& b% m$ ^' ]% R: ^1 pPowerTree PowerTree在该版本中进行了以下更新。
, s; M+ ]2 j- w& y! ?% |
) @: i% K; C3 P- o ?, M g基于工作流程的PowerTree增强功能 从这个版本开始，开发了一个新的工作流程，提取和分析，用户可以更方便地使用PowerTree。AC和DC模式均可支持。
* s& y C2 C' c6 u) O. b2 @# K+ F! u
9 e% ~' g4 X% P* u5 c; q
A" _' ^6 R9 n4 h* r) W 从Sigrity工具生成PowerTree PowerTree现在支持直接解析spd设计，基于SPD数据，获取连接的拓扑。此功能已集成到PowerDC和OptimizePI中。工作流程中已新增步骤Extract PowerTree In Design来实现此功能。 Q" C2 n8 r0 L: U
注意：只可从SPD中提取元器件的连接关系，所有属性需要在PowerTree中手动添加 , Q" M% ?3 G9 m6 F9 M; }
支持器件级别连通器件和VRM/Sink属性9 ~; t. H+ [; [4 R/ Q3 B
在该版本中，可以使用元器件和VRM / Sink属性在器件级别设置模型。
3 y3 }: _/ y+ ~3 {5 T9 ?
p% e) s& }: l0 v
有相同模型的不同器件可能有：
" z3 z6 J# P9 G8 I1 t0 l 不同连通信息 不同属性（如VRM电压、sink电流）
; L* l' Q" ~/ U5 u
8 X4 \8 u. H2 ?$ B# XPowerTree的导入/导出设置和选项" }& N7 k" ]* e3 z2 O. u
该版本中，PowerTree中新增了以下新选项：
! X! {/ g/ |+ h4 H - 起始器件的导入和导出选项（.csv文件）. E6 g4 K; r5 p( l- t
- J$ s* V9 K" ]8 ]. [6 ~* x9 ^
在PowerTree中运行预布局AC仿真 在该版本中，您可以直接在PowerTree中运行AC仿真。
$ l$ ^5 `: ~( P3 _
/ P% u& d/ s0 V3 `) O' K% ~# V
+ _6 `% c. r) K( i& ?9 W- `3 _2 N9 m
注意：运行仿真需要OptimizePI的license。 6 X& y7 m; J" p% F: M1 L
PowerTree / DEHDL交叉检测支持 从这个版本开始，在PowerTree中选择一个实例会自动高亮并放大显示DEHDL中相应的实例。这个功能在DEHDL中也是一样的。% Z5 [: _! z% p0 i4 \
+ C/ E/ k; X* H- d! X# H% Z
$ T, Q9 f% C6 v" ` PowerTree的TCL支持
" D7 u" { K0 h8 T% i2 i6 }3 J 在这个版本中，PowerTree实现了一些新的TCL命令，这些命令有助于自动化以及与其它工具的集成。有关TCL命令的更多信息，请参阅“TCL脚本参考”。" p- ~$ n8 x' B+ _$ P
" f" s0 J9 v3 ^/ Q" _/ {9 n
生成HTML报告: K* B: I4 w) C4 l3 u \2 m: n+ E
从这个版本开始，仿真之后可以在PowerTree中生成DC和AC的HTML报告。6 c, c* _$ ?6 F( W
4 m. O1 v4 N+ d+ h3 d$ d6 {' q# u) w
% h: I) m- d: S1 {& `+ I) ^) E7 s6 h. G7 N" Q- x B/ r
4 N2 F5 J! p5 Q其它的可用性改进
$ O2 e0 [; p8 U6 t 在该版本中，在PowerTree中添加了以下与可用性有关的改进功能：
8 l1 w* q3 Z3 S8 x8 t( K# X 折叠分支的符号更大
1 V T7 ~0 q! }' F8 i* [: z+ w
7 R$ [* B1 \* l0 J' z# h3 f+ f1 Q
; W/ |1 ^8 T( X, L5 c; p) x
7 z* Q) @5 U) L% [
新的缩放区域图标 ( d, D% @: ~- t- O4 v
* F5 i. l) S/ N! u$ r; n, [5 o. }
: [1 R8 w, U7 j4 K
对去耦电容块的数据提示改进 0 x( {; F/ E( L+ l2 `% H5 W
3 x0 P$ N! D, H: ?+ D, n3 @2 f. S: x+ U; _ V/ r' V
走线检查改进 ERC - Trace Impedance/Coupling/Reference Check workflow可用于SPEED2000™,PowerSI, Allegro Sigrity™ SI, OrCAD Sigrity ERC。 本节介绍以下走线检查改进功能。
; G2 V3 N8 \: P \: ]4 e! z8 FTrace Scaling 支持 Set up ERC Sim Options窗口中添加了Trace Scaling按钮。' \; v1 [7 O T
% c% z+ Y4 e* e i% M
对于trace scaling文件的格式，在“导入文件”窗口的Notes部分单击相应的超链接。信息会显示在Trace Scaling Format窗口中。
: m5 _: Q$ _+ k; ^) u5 o8 _6 s' ]) F
% v6 O4 n6 o3 |! M: [
随着走线宽度的变化，layout中会显示阻抗变化。
- q% x) ?3 t/ ^5 t基于网络的XTalk 现在可以通过在SRC SI Metrics Check中直接调用Level-2仿真来计算和报告基于网络的串扰。
0 [& W1 H n8 Y; ?
& u6 W9 G* Z; u" z! r
) \! O2 o1 S7 a# h$ {+ Y0 M
9 W y+ A3 @6 J2 C$ }, t
$ J! m% g* m1 M- i3 d欢迎您的评论！
您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。
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发表于 2018-4-9 10:03
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