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HELP! Allegro package designer 问题

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发表于 2016-6-24 15:22 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请教大家,如何在package designer里面放入一个电容,并且对这个电容进行 assign net, assign refdes?
7 _1 i, ^% S+ H大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net,但是如果要摆放一个电容在封装里面,allegro该如何实现呢?谢谢!3 X2 l3 K- W  j: H; v
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发表于 2016-8-2 21:04 | 只看该作者
加元器件不多时,可以通过logic界面添加,最后再赋予网络,加的多还是画个原理图吧,要是没看懂可以微信我13823773314欢迎交流哦

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正解!!!!!!!  详情 回复 发表于 2016-9-8 22:08

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发表于 2016-7-29 11:18 | 只看该作者
加分立元件不多时,可以输出netlist, 在netlist中修改加入网表中,再import一次网表就可以了网表的格式如下,看下就明白了。
5 Q/ o4 N' s: ]
8 h# V& U$ a1 }. v$PACKAGES
7 r; ^% x/ V* H' s" wBGA ! BGA ; BGA 8 M' U" _& e/ `& T. f& r
DIE ! DIE ; DIE
( h) q% g$ n1 V9 }4 l; x9 M$NETS4 f7 k6 v6 i( P
A9_PLL_VDD ; BGA.W6 DIE.231
# L  G6 Y, s. ^1 B6 v# a4 Q; G) zA9_PLL_VSS ; BGA.Y7 DIE.229
" m+ b- c3 o: G; h! W) WADACL_VOUT ; BGA.A17 DIE.55
6 h. |# v7 ]7 d# c5 F" LADACR_VOUT ; BGA.B17 DIE.57
+ k1 s9 x* j5 G8 QADAC_VAA2V5 ; BGA.B20 DIE.70
- Q+ O& X$ |' Q6 O! k' Y' `% \ADAC_VREF_NEG ; BGA.D18 DIE.67
$ z/ e6 ~; K8 x$ m9 `ADAC_VREF_POS ; BGA.C19 DIE.68
5 [. A1 U, A. I) s- Q7 GD_A0 ; BGA.AB6 DIE.223
; f7 _5 A' @3 `/ |
( q( p3 f8 W8 `' b# L4 h  D1 ~( m1 N4 k4 n' W! F9 D" @. T, N9 `$ [
.......
0 n: w6 S7 O0 n, Q; s

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发表于 2016-7-29 11:20 | 只看该作者
等10月新办公室装修好了,后面如免费授课,如你参加的话可以现场交流

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发表于 2016-9-8 22:08 | 只看该作者
小蒙art黑豆 发表于 2016-8-2 21:047 h* L4 K# p  J
加元器件不多时,可以通过logic界面添加,最后再赋予网络,加的多还是画个原理图吧,要是没看懂可以微信我1 ...
4 y4 I5 M8 _- K! m; Z
正解!!!!!!!
IC封装设计

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发表于 2016-12-5 17:11 | 只看该作者
对于net赋予问题,我有个疑问:* n7 Y6 ^3 i. b- a
我们做多个PIN的芯片的package symbol时(比如BGA),通过DXF或其它方式创建的package symbol实际上并没有net。% ^( g) ^7 P, `2 V
导入sip封装设计的时候,该如何来创建net?(一个个的创建很麻烦)

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发表于 2017-2-22 09:52 | 只看该作者
x学习一下

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发表于 2017-3-23 14:46 | 只看该作者
在导入 DIE 时就可以 把DIE的 net 定义好,导入sip 内,就可以有net了。
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