找回密码
 注册

QQ登录

只需一步,快速开始

扫一扫,访问微社区

巢课
电巢直播8月计划
查看: 357|回复: 7
打印 上一主题 下一主题

HELP! Allegro package designer 问题

[复制链接]

1

主题

107

帖子

376

积分

三级会员(30)

Rank: 3Rank: 3Rank: 3

积分
376
跳转到指定楼层
1#
发表于 2016-6-24 15:22 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您!

您需要 登录 才可以下载或查看,没有帐号?注册

x
请教大家,如何在package designer里面放入一个电容,并且对这个电容进行 assign net, assign refdes?* W( O1 p, X7 b) W
大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net,但是如果要摆放一个电容在封装里面,allegro该如何实现呢?谢谢!
( h* p' [- V7 L+ R8 r) b; Q9 T% x2 V
分享到:  QQ好友和群QQ好友和群 QQ空间QQ空间 腾讯微博腾讯微博 腾讯朋友腾讯朋友 微信微信
收藏收藏 支持!支持! 反对!反对!

5

主题

60

帖子

196

积分

二级会员(20)

Rank: 2Rank: 2

积分
196
推荐
发表于 2016-8-2 21:04 | 只看该作者
加元器件不多时,可以通过logic界面添加,最后再赋予网络,加的多还是画个原理图吧,要是没看懂可以微信我13823773314欢迎交流哦

点评

正解!!!!!!!  详情 回复 发表于 2016-9-8 22:08

139

主题

460

帖子

4605

积分

EDA365特邀版主

Rank: 6Rank: 6

积分
4605
2#
发表于 2016-7-29 11:18 | 只看该作者
加分立元件不多时,可以输出netlist, 在netlist中修改加入网表中,再import一次网表就可以了网表的格式如下,看下就明白了。, z' Z/ }* s, F* L
3 y# n( g  r7 J# v( f  {! v0 x3 I
$PACKAGES  u3 K6 F7 \, w8 Q+ V- x. \. T
BGA ! BGA ; BGA ' ?* X9 s* s2 o& z: H
DIE ! DIE ; DIE
6 a! m4 {2 K2 r! u: k' B$NETS  b' q) x/ r( k4 n8 I" V
A9_PLL_VDD ; BGA.W6 DIE.231 + S3 ^, P5 Q, A& t& Y7 n) @
A9_PLL_VSS ; BGA.Y7 DIE.229
- _" B  G4 o0 E2 D0 Q- X* u1 kADACL_VOUT ; BGA.A17 DIE.55
5 K) j" l" Z3 }! U, z( XADACR_VOUT ; BGA.B17 DIE.57
4 m! h2 c, j2 a1 F# ?4 _ADAC_VAA2V5 ; BGA.B20 DIE.70 : k8 C1 @1 V2 z/ `+ z
ADAC_VREF_NEG ; BGA.D18 DIE.67 3 k  Q. m4 z, R* p+ v) w( L
ADAC_VREF_POS ; BGA.C19 DIE.68
3 h1 C! h2 Y6 r4 ^5 |' JD_A0 ; BGA.AB6 DIE.223
9 Q1 ]7 c6 j1 _$ ?8 r% ~, I& t; u) B; p& }

  e! M# {9 F! l3 C! m.......
/ A+ m4 y5 D9 `9 x: j- e

139

主题

460

帖子

4605

积分

EDA365特邀版主

Rank: 6Rank: 6

积分
4605
3#
发表于 2016-7-29 11:20 | 只看该作者
等10月新办公室装修好了,后面如免费授课,如你参加的话可以现场交流

116

主题

563

帖子

7196

积分

EDA365版主(50)

Rank: 5

积分
7196
5#
发表于 2016-9-8 22:08 | 只看该作者
小蒙art黑豆 发表于 2016-8-2 21:04% _( {3 z$ s6 R. h! W& w) Q8 o
加元器件不多时,可以通过logic界面添加,最后再赋予网络,加的多还是画个原理图吧,要是没看懂可以微信我1 ...

5 A& U! D9 S# Z8 g7 {正解!!!!!!!
IC封装设计

1

主题

22

帖子

125

积分

二级会员(20)

Rank: 2Rank: 2

积分
125
6#
发表于 2016-12-5 17:11 | 只看该作者
对于net赋予问题,我有个疑问:& m5 C  C! X$ n/ j
我们做多个PIN的芯片的package symbol时(比如BGA),通过DXF或其它方式创建的package symbol实际上并没有net。6 H4 S; R; G9 o; m- E- o% g& E
导入sip封装设计的时候,该如何来创建net?(一个个的创建很麻烦)

1

主题

50

帖子

203

积分

三级会员(30)

Rank: 3Rank: 3Rank: 3

积分
203
7#
发表于 2017-2-22 09:52 | 只看该作者
x学习一下

10

主题

273

帖子

294

积分

三级会员(30)

Rank: 3Rank: 3Rank: 3

积分
294
8#
发表于 2017-3-23 14:46 | 只看该作者
在导入 DIE 时就可以 把DIE的 net 定义好,导入sip 内,就可以有net了。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

巢课

技术风云榜

关于我们|手机版|EDA365 ( 粤ICP备18020198号 )

GMT+8, 2025-5-24 14:10 , Processed in 0.125109 second(s), 36 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表