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EDA365电子工程师网»技术社区 › 电子技术社区 › 电子硬件设计论坛 › 74AHC32 的逻辑图，最后加了两级的非？
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74AHC32 的逻辑图，最后加了两级的非？

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Quantum_

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发表于 2016-8-29 21:20 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
如下图.  为何， 74AHC32 的逻辑图的最后加了两个非。
& ~* C" s" ]9 k+ B1 n9 F7 U$ N! u1. 不加， 逻辑上也正确。9 y4 o. b# ?8 \3 z+ F
2. 为了增加延迟吗？
" j8 o5 f( e* Q( U5 b3. 还是为了驱动TTL?' _+ c1 v" j& e7 I

) L3 j1 F- W9 V  t9 J  V# t3 p谢谢！

OR.png (11.62 KB, 下载次数: 0)

OR logic Diag

OR logic Diag

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超級狗
支持！: 5
可以送我 2TB 的硬盤嗎？^_^  发表于 2016-8-30 11:19
分享到:  QQ好友和群QQ好友和群 QQ空间QQ空间 腾讯微博腾讯微博 腾讯朋友腾讯朋友 微信微信
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超級狗

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EDA365特邀版主

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2#
发表于 2016-8-29 22:42 | 只看该作者
打完收工！
3 a( ^+ v7 u3 u  K# }: s3 h' Q/ m$ g1 U& z8 D+ ^

# T& F$ r) u1 {% A' x7 B4 b5 |% Y6 y, ~

Buffered and Unbuffered CD4001B.jpg (28.67 KB, 下载次数: 0)

Buffered and Unbuffered CD4001B.jpg

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Application of Buffered and Unbuffered Logic Gate.jpg

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kobeismygod
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狗然是老司机啊！  发表于 2016-8-30 11:20
jacklee_47pn
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支持 ! 讚 !  发表于 2016-8-29 22:46
哈士奇是一種連主人都咬的爛狗！

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超級狗

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EDA365特邀版主

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发表于 2016-8-29 23:36 | 只看该作者
jacklee_47pn︰7 A5 \& D$ S! @  _2 Y! t2 d) Q
讚 !
- D; o+ ^0 v* O( g( m8 M$ R/ C

% M! ?( e! I$ m2 N7 a- v看！% u; _, d( ~0 R/ y5 ?0 D
8 @+ o6 @) ?( K* y5 Y$ S( z/ H
1 n2 D/ d( u1 b  {. D$ T* ~( v
6 o8 B/ n) P+ J8 i% m
沒有啦！我是叫大家看內容。
; y  v7 G" K5 ]! @& \/ N, J) t" O4 u  O& \  d5 d

点评

jacklee_47pn
也對！ 要用力看，努力看，好好看！ ^_^  发表于 2016-8-31 07:49
哈士奇是一種連主人都咬的爛狗！

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newcomsky

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发表于 2016-9-15 22:55 来自手机 | 只看该作者
mark

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hliu0129

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5#
发表于 2016-9-21 17:07 | 只看该作者
4楼这个图片，比楼主的问题亮得多。个人认为是同步时序。

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cdbluerian135

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发表于 2016-9-26 09:19 | 只看该作者
学习了~

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