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EDA365电子工程师网»技术社区 › 电子技术社区 › 电子硬件设计论坛 › DDR2/3设计疑问
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DDR2/3设计疑问

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None_feiyu

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发表于 2015-10-13 11:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近在学习DDR2/3的设计，遇到了些疑问，还希望热心的网友帮忙回答：
. F" h2 k4 b% C, b* O6 b1、fly_by拓扑结构中，地址时钟命令等走线需要上拉端接电阻改善信号完整性9 m% q$ m4 k+ I. t
     疑问是：地址命令等端接电阻上拉到VTT=0.75V，然后时钟CLK通过电阻电容耦合到VCC_1V5？& j" G3 e( b3 N- {/ X& J) r4 V
                   为什么这两种端接上拉电压会不一样？
1 {) U( b1 O8 T0 \
0 H$ \, r1 z' t  s" u0 z/ |' o, I2、假设在实际应用中我只有一个DDR2/3，那么意味着是不是可以可以直接点到点的拓扑就好，不需要端接上拉电阻了？
7 P0 a5 y6 }* c) w6 v6 {, x
  X$ a- {$ O+ G5 R; ?以上。$ z) y' n% E, V( {1 @- ^

! D; }# f/ @9 L( t
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菩提老树

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发表于 2015-10-13 12:44 | 只看该作者
是否需要端接要看你的具体设计，如果是点对点的，很多时候是不需要端接的。对于上拉到0.75V，这个问题主要是由于你的总线和芯片设计的原因。

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None_feiyu
谢谢菩提老树。也就是可以理解为假设具体设计为ARM+DDR2（单颗），那么对于地址命令等在设计时采用点对点拓扑就好，可以这样吗？如果不可以需要从芯片手册中确认哪些信息才可以这样做呢？  详情 回复 发表于 2015-10-13 13:04

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None_feiyu

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 楼主| 发表于 2015-10-13 13:04 | 只看该作者
菩提老树 发表于 2015-10-13 12:44; v/ \4 _  C. _  \
是否需要端接要看你的具体设计，如果是点对点的，很多时候是不需要端接的。对于上拉到0.75V，这个问题主要 ...

  d  U( B& y2 {9 P' `' m谢谢菩提老树。也就是可以理解为假设具体设计为ARM+DDR2（单颗），那么对于地址命令等在设计时采用点对点拓扑就好，可以这样吗？如果不可以需要从芯片手册中确认哪些信息才可以这样做呢？; L3 P5 b% V1 A* f& h3 p, P

7 ^1 V- F# N9 X! e

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菩提老树

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发表于 2015-10-13 13:16 | 只看该作者
可以。但是要看看是否满足你的信号完整性，比如电气特性、时序。

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None_feiyu
谢谢。 我觉得还是要学会仿真才行，只有得到量化的数据了就不会担心这个担心那个了。  详情 回复 发表于 2015-10-13 15:19

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阿斯兰

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发表于 2015-10-13 13:42 | 只看该作者
本帖最后由 阿斯兰 于 2015-10-13 13:43 编辑 ! ]# \& n: L. w7 Y4 y, c! z9 @
* l% m2 N5 s$ e. j( U
这种情况得看你的DDR手册和给的参考设计，不同厂家的DDR会有不同要求，总体原理是一样的8 M5 p& c1 a2 F+ g: }$ T% s
上拉电压不一样，看下端口的定义，会有解释的
6 @% F6 }( f' f# ^) j单个器件也是需要上拉的
1 w8 b8 e6 [, ]; E7 s1 `5 V; H) n4 j# Z& L

点评

None_feiyu
谢谢 阿斯兰。好的，我去看看有没有类似的I/O端口等效电路，看看是否能够找到合理的解释。谢谢！  详情 回复 发表于 2015-10-13 15:18

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flywinder

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发表于 2015-10-13 14:36 | 只看该作者
按照参考设计来做不会有问题

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None_feiyu
谢谢flywinder。 目前手头上面没有参考设计，如果有，也不会想这么些问题了。  详情 回复 发表于 2015-10-13 15:16
听党指挥，能打胜仗，作风优良

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None_feiyu

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 楼主| 发表于 2015-10-13 15:16 | 只看该作者
flywinder 发表于 2015-10-13 14:36
& R+ N" s0 j- k8 I1 j6 v按照参考设计来做不会有问题
: @8 p6 P$ X# E3 z) G) p
谢谢flywinder。! Y6 C" }  |% e& l
目前手头上面没有参考设计，如果有，也不会想这么些问题了。2 U( e5 y  f+ d" W2 E8 Q0 }

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None_feiyu

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 楼主| 发表于 2015-10-13 15:18 | 只看该作者
阿斯兰 发表于 2015-10-13 13:42* q3 O& g. P& n! |% p
这种情况得看你的DDR手册和给的参考设计，不同厂家的DDR会有不同要求，总体原理是一样的
) E, M# V8 `- O+ F上拉电压不一样， ...

7 K5 `' j9 o& ]" \6 M' d+ P谢谢 阿斯兰。好的，我去看看有没有类似的I/O端口等效电路，看看是否能够找到合理的解释。谢谢！
# v) J$ T  a$ T6 P& G

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None_feiyu

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 楼主| 发表于 2015-10-13 15:19 | 只看该作者
菩提老树 发表于 2015-10-13 13:16
) ~% k/ c) A7 F: T$ X可以。但是要看看是否满足你的信号完整性，比如电气特性、时序。

; ]8 z! _7 I5 y3 ?1 f谢谢。
  U0 ?2 F* ]1 l我觉得还是要学会仿真才行，只有得到量化的数据了就不会担心这个担心那个了。/ [/ ]6 L# T8 \% M

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wangshilei

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发表于 2015-10-13 16:54 | 只看该作者
我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能

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deutgao
也就是地址/控制/命令信号会加末端匹配。数据的使用ODT  详情 回复 发表于 2015-10-18 23:29
None_feiyu
谢谢 wangshilei。 问一下你的DDR2的是采用星型拓扑吗？通常一般是有几个DDR2。  详情 回复 发表于 2015-10-14 13:59

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None_feiyu

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 楼主| 发表于 2015-10-14 13:59 | 只看该作者
wangshilei 发表于 2015-10-13 16:54
8 b% |$ b4 i1 e+ y/ y2 G我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能

1 v) m& T0 C: E! e7 X: U谢谢 wangshilei。
5 h& }0 U# p- R' |! A问一下你的DDR2的是采用星型拓扑吗？通常一般是有几个DDR2。0 ?7 }- u" m+ B4 J; d

0 d1 W8 C/ j9 v$ J4 \

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deutgao

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发表于 2015-10-18 23:29 | 只看该作者
wangshilei 发表于 2015-10-13 16:54
/ B% K4 W6 `& A. U$ U我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能
3 [5 H# D0 `& Y0 W( x, \2 I9 \8 U
也就是地址/控制/命令信号会加末端匹配。数据的使用ODT
3 ?6 h4 ?* [3 z3 y

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