如何进行oracd与allegro的网表差异对比检查？

mengzhuhao · 发表于 2015-8-9 18:10

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本帖最后由 mengzhuhao 于 2015-8-9 18:40 编辑

为了解决在oracd中的错误，如何进行oracd与allegro的网表差异对比检查？

pcb · 发表于 2015-8-10 08:21

orCAD中的错误生成网表就错了,导入跟着错,对比也是发现不了的.orCAD中的错误只能仔细检查和LAYOUT中发现.

kevinlywzb · 发表于 2015-8-10 08:33

同求

mengzhuhao · 发表于 2015-8-10 08:34

我是想对比发现导入pcb后哪些元件的网络或者管脚次序存在错误

因为需要原理图与pcb同步（pcb是正确的）

mengzhuhao · 发表于 2015-8-10 08:35

像pads里面在导入前都可以先进行比对确定哪些存在差异

不知在oracd与allegro之间是怎么操作的

仁爱 · 发表于 2015-8-10 08:45

mengzhuhao 发表于 2015-8-10 08:35
/ {' ~* {6 Q" [' ~像pads里面在导入前都可以先进行比对确定哪些存在差异) ^' ]6 [1 K" S: h- @+ a
5 p; D" M4 k# f) M) S5 B4 K
不知在oracd与allegro之间是怎么操作的

原理图生成个网表，然后再PCB后成一个网表，两个网表对比不就行了

kinglangji · 发表于 2015-8-10 08:53

有个eco文件,,导入后那里可以看出那些变化....再有是不是就是对比两个pcb了?

mengzhuhao · 发表于 2015-8-10 18:43

kinglangji 发表于 2015-8-10 08:53
+ [) f; z9 T) f有个eco文件,,导入后那里可以看出那些变化....再有是不是就是对比两个pcb了?

我现在的一个比较麻烦的办法就是：
导入前从pcb生成管脚pin报告
导入后从pcb生成管脚pin报告

将报告分别复制到excel里面

删除掉无用的部分，将两组数据进行从上到下的对比

虽然效率低了，但是也算是直观的确定了问题，就是麻烦一些

如果有高效的skill程序检查就好了

mengzhuhao · 发表于 2015-8-10 18:43

仁爱发表于 2015-8-10 08:45% e% X7 R: y0 m- w, ^+ o6 M& B- v
原理图生成个网表，然后再PCB后成一个网表，两个网表对比不就行了

应该怎么操作？

仁爱 · 发表于 2015-8-11 08:38

mengzhuhao 发表于 2015-8-10 18:43
8 Y, m- e i9 |7 q" s. t, X; ]' s应该怎么操作？

首先把PCB另存一个备份，然后导出PCB的网表(netlist的)，再次把原理图的更新到PCB，然后再用PCB导出一个网表（netlist的），最后用文档比较器比较两个网表的不同就可以了

dzkcool · 发表于 2015-8-11 09:11

Tools->Design Compare可以对两个BRD进行比较。

mengzhuhao · 发表于 2015-8-11 14:03

dzkcool 发表于 2015-8-11 09:11
) H' n5 w4 F7 h5 U; X. JTools->Design Compare可以对两个BRD进行比较。

你的意思是说可以将导入前的brd与导入后的brd进行对比？

应该怎么操作，不是很熟悉这个功能

mengzhuhao · 发表于 2015-8-11 14:03

仁爱发表于 2015-8-11 08:38
1 G7 `7 S# \; }! T. B. r P2 `首先把PCB另存一个备份，然后导出PCB的网表(netlist的)，再次把原理图的更新到PCB，然后再用PCB导出一个 ...

你有文档比较器没？

仁爱 · 发表于 2015-8-11 15:02

Ultraeidt可以在网上下载的

仁爱 · 发表于 2015-8-11 15:03

mengzhuhao 发表于 2015-8-11 14:03
3 K! c; e* T6 n% p你有文档比较器没？

Ultraeidt可以在网上下载的

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