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[仿真讨论] DDR3仿真,基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

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发表于 2015-4-20 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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向各位大神请教:
1 g  r; E+ R  a1 y/ H! o% Q+ p  Q0 J  \7 s
假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范,PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型,由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。
; ^$ R! i' Y# Y# t( k5 I: e
1 S0 A. m! o- m问:基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说,对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用,谢谢!
/ H8 p+ B) }( d6 x3 U
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 楼主| 发表于 2015-4-21 13:14 | 只看该作者
菩提老树 发表于 2015-4-21 12:47
8 O. b! U0 R( J  [: b+ b! J如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异
$ r+ D* Y+ {- U; q1 i% T2 m5 b
解答的都是各大版主,真是受宠若惊,碉堡了7 n; z' N. D8 x& F) l  Z

' T) q0 H3 l3 D5 W4 Z! q9 [: O我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。6 v& ^8 m- M8 N. {) @7 j# u

' n" A$ H5 z/ t/ Q( O( F2 C3 K0 s例如A、B两家的SOC都是双核的CORTEX-A9,市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下,采用A公司的布局布线约束规则。% ^+ K' K2 Q' E; [

6 d+ O1 v6 N! N5 G小白莫怪,欢迎拍砖。
( ~3 B* ^8 ^$ P4 u: O  N+ O8 \, @7 C

点评

说明各大版主平时工作都比较闲 DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装  详情 回复 发表于 2015-4-21 16:22

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发表于 2015-4-21 16:22 | 只看该作者
xfire 发表于 2015-4-21 13:14
% z  _6 P3 M/ p' D) N4 o解答的都是各大版主,真是受宠若惊,碉堡了
( [5 f. D$ D; G, I% a$ |3 U, Z8 m' {2 @* z1 z' s6 Z
我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿 ...
4 k/ B) f7 @( W  A( D
说明各大版主平时工作都比较闲
: y  g* B: U1 x2 b) E# `
6 j! [2 G. P3 A7 @- A# X) s. d: YDDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装形式是否一致的问题,二是时序余量严苛,些许差异可能导致不同的设计指导意见。' G! U$ h) q; F$ m, z5 C0 a

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cool  详情 回复 发表于 2015-4-21 17:01
手机充值就来 http://ede8.taobao.com

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 楼主| 发表于 2015-4-23 09:38 | 只看该作者
www860077 发表于 2015-4-23 09:30, i5 X% [8 {5 e5 D' r/ k
要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些 ...
% W9 i: r( ]& A) E$ G
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发表于 2015-4-20 15:03 | 只看该作者
楼主,有个东西叫JEDEC..

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不太懂大神指的是啥意思  详情 回复 发表于 2015-4-20 15:43

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 楼主| 发表于 2015-4-20 15:43 | 只看该作者
shark4685 发表于 2015-4-20 15:03- Z9 M" ^0 p' v* r% u$ r, k; o0 V- e
楼主,有个东西叫JEDEC..
! D5 l) k" t5 R. P. X& q  J
不太懂大神指的是啥意思  n6 x% O7 H8 a

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发表于 2015-4-20 16:04 | 只看该作者
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求

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谢谢大神  详情 回复 发表于 2015-4-20 16:19
新年伊始,稳中求胜

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发表于 2015-4-20 16:15 | 只看该作者
JESD79-3E.pdf (5.05 MB, 下载次数: 66) # ?. N# M4 c: v' p8 ?. l. j' C: Z
1 Z% w: Q* K8 x' j2 [
JEDEC DDR3 SDRAM Specification
) x' ^/ _( `% g# N0 c, |% @

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谢谢大神的资料,先研究下  详情 回复 发表于 2015-4-20 16:19

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 楼主| 发表于 2015-4-20 16:19 | 只看该作者
cousins 发表于 2015-4-20 16:049 v0 \" U' [6 m& O
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求
6 H' L! A8 p' q8 Q2 Q' H5 f3 l
谢谢大神
: V; J# n1 x* J0 i9 b6 g

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 楼主| 发表于 2015-4-20 16:19 | 只看该作者
shark4685 发表于 2015-4-20 16:15  G% u8 ?6 v9 u& ~) P4 G0 ?7 U3 _' K
JEDEC DDR3 SDRAM Specification

+ F5 q" k- I; _; `3 h谢谢大神的资料,先研究下
. @' |' _. t8 ^

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发表于 2015-4-21 09:16 | 只看该作者
结果可以参考

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谢谢杜老师  详情 回复 发表于 2015-4-21 11:04
专业服务(价格面议):
养鱼
钓鱼
烤鱼
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 楼主| 发表于 2015-4-21 11:04 | 只看该作者
dzkcool 发表于 2015-4-21 09:16
/ u9 p$ F' X3 s8 Y7 x结果可以参考
8 a6 y6 D& m( x3 E% N, o3 L
谢谢杜老师

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如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

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解答的都是各大版主,真是受宠若惊,碉堡了 我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。 例如A、B两家的SOC都是双核的CORTEX-A9,  详情 回复 发表于 2015-4-21 13:14

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 楼主| 发表于 2015-4-21 17:01 | 只看该作者
jomvee 发表于 2015-4-21 16:22
& x7 e5 ]; H% o& n2 p- M9 e说明各大版主平时工作都比较闲! C; {# x1 j6 k! b; `7 K
0 [9 w( e/ F4 N: Q1 |
DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否 ...
" k8 D& C  J) w! _0 q# F1 c
cool
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发表于 2015-4-23 09:30 | 只看该作者
要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些对结果有很大的影响

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赞  详情 回复 发表于 2015-4-23 09:38
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