大家好！ v: q$ L B) a& V# o5 Q0 ~, ~+ U! z' `+ |/ d+ f
我在编译FPGA和sdram读写的一个测试程序时遇到了一下的编译错误，不知道是什么问题，希望各位高手指点一下，感谢！ : y" V1 f5 z$ ~- I! i. ]8 l4 {6 x# ]/ u
Error (10853): Verilog HDL error at altera_mf.v(20080): argument 0 to $readmemh must be a string literal
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发表于 2010-8-9 17:38
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