|
|
EDA365欢迎您！
您需要 登录 才可以下载或查看，没有帐号？注册
x
本帖最后由 chenqinte 于 2009-5-30 08:42 编辑 8 a. F- V; E! C6 O
0 Q( ]) U1 }, u1 O |! p
很简单的一个赋值语句:
9 _4 h3 ^* ?: F( g) J2 ? temp_clk<=clk;(signal temp_clk:std_logic)
& r+ V9 t. v5 i {5 F) i它的时延会是多大;5 q# n, m B( k# l
process(clk)
/ C8 D6 n- V$ o8 V0 y* [5 V% n' D.........% z- {- w% n% I
if rising_edge(clk) then
+ v! A9 w. N7 Y5 q! M7 F temp_clk1<=not temp_clk1;
% w7 Q4 V% W2 s' i/ i2 q$ q end if ;$ [6 t7 H' M4 g2 ^3 b
tclk<=temp_clk1;
3 y0 T; N1 `9 f9 d! v" Lend process;
! C+ A' d/ V" {/ h# ]& b/ S如果用该语句实现clk的二分频,那实际出来的二分频是在clk的什么位置上跳变;是在clk的下降沿跳变吗???(赋值语句有时延,肯定不会在clk的上升沿马上跳变): W' Y. G; I* c
上面进程中,tclk与temp_clk1的时序关系又是怎么样的;
! g; q6 a" q8 y在学vhdl语言,碰到了时序问题,一直有疑惑,请大家指教,谢谢 |
|
/1 
发表于 2009-5-30 08:27
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
微信
收藏
支持！
反对！