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[仿真讨论] FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)

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发表于 2018-6-25 21:18 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 Quantum_ 于 2018-6-25 21:19 编辑 * H0 C7 s4 r, @( J" b) {6 |

2 S# K6 Z$ E3 ~7 X: p1. 第一次, 阅读SI 报告, 有如下几个问题.! D- N8 E. ?2 \0 X
    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)
4 a; q$ V! n4 ]- C( _' z    b. 图片2中, 所示的时间261ps 是指什么时间.2 r! C  z! n$ \& C% @
    c. 为何图片3中的worst case 不是261, 而是324 ps?6 _: t8 ?) l; [5 T: B" t- c
2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)
6 W0 O. H$ h# i
/ k5 z/ u0 w4 _3 w3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?. X! l& x1 F  v+ A' p0 i
    a. 是走线长度有问题吗? 长了, 还是短了?1 m2 Z  Q. ?- l
    b. 可是, 我查看长度表格, 却是正常的范围.+ O3 E/ J: [" |3 W& k6 z' w+ q) |! K
    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.
4 W; p% {7 _) r) `1 K# I! S6 V: u! I$ @. C: d
以上,谢谢!2 H( p0 f: K4 G0 ]* E3 @) k% f
* s, Q/ e+ l' S% n! [- X9 @- ?5 F1 M) x, F

. ]* n4 d7 M: d2 Y" E/ k7 c* `% \

pl2_topo.png (110.88 KB, 下载次数: 0)

topology

topology

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