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本帖最后由 Cadence_CPG_Mkt 于 2018-4-9 10:10 编辑
Q1 ^' z: L$ ^# ~. d- l3 T/ i9 x$ r# E5 m5 ~( v
▍本文描述了Cadence Sigrity™产品QIR2 的新增功能。: }. k+ w7 D$ z G4 ~1 @0 E
" y1 G9 o: D0 V. s- q9 {1 t2 W
. R7 _$ {$ P! s, N, Z! ZCommon Features 本节介绍QIR 2中多个Cadence Sigrity™ 2017工具共同的新增功能。 7 N! [2 Y3 B# u2 F, T
分析模型管理器
1 n& K7 H- R9 V! I1 v4 ?AMM中列可见性的设置 Options对话框中提供了新的设置，使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。
3 x- X: o" I" P3 [: c; n4 z( Z6 G1 @2 a5 l
新的Tcl命令4 y6 y' _/ O) ~3 x6 j) ?3 c
添加了用于搜索、删除库、查询和模型分配的新Tcl命令。 ! `# w; ?( u+ _3 Z% l6 M
转换器增强 本节介绍如下转换器增强功能。 & }+ @8 _) l1 {8 x! |0 G
通用材料文件 Sigrity 2017QIR 2和Allegro 17.2 QIR 5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析，使用通用文件可保持更高的一致性，并确保更新的材料属性应用于整个组织架构中。 对传统文件格式的支持仍然可用。然而，如果Allegro数据库以新格式保存，则Sigrity应用程序将支持在打开Allegro数据库时找到材料定义。 material.cmx文件可以在Sigrity安装目录中找到 (<install_dir>\share\library\material).
+ h- f1 ?5 v2 D& X& ^# k6 f新支持的格式 Zuken CR8000 (*.sdf, *.stf) 和IPC2581 (*.xml) 文件格式现在可以在Sigrity应用程序中转换和打开。
. d; v* ~+ J! d# u( f s: x5 MPowerTree PowerTree在该版本中进行了以下更新。/ {4 P( O& ~3 g3 Z/ \8 d7 j- Z
* z. p! x$ }& R- y( l8 B$ d
基于工作流程的PowerTree增强功能 从这个版本开始，开发了一个新的工作流程，提取和分析，用户可以更方便地使用PowerTree。AC和DC模式均可支持。
9 [% R7 S3 v( c5 T1 I! ]* b" x. f
& p* Q9 H' s( p+ T2 E: K! O2 h0 p: I
, y/ ?5 |' w/ p8 f4 P 从Sigrity工具生成PowerTree PowerTree现在支持直接解析spd设计，基于SPD数据，获取连接的拓扑。此功能已集成到PowerDC和OptimizePI中。工作流程中已新增步骤Extract PowerTree In Design来实现此功能。0 L, r. H; ]2 J# w
注意：只可从SPD中提取元器件的连接关系，所有属性需要在PowerTree中手动添加
7 Y# N+ ^# X) d0 H支持器件级别连通器件和VRM/Sink属性
$ d; ?' k" D) @& W, H1 S8 h
在该版本中，可以使用元器件和VRM / Sink属性在器件级别设置模型。
5 `* p, O3 }6 H# T: C9 g ) O; H3 t' ~/ x0 @
有相同模型的不同器件可能有：
: x8 v/ E8 A( z0 F3 r- y 不同连通信息 不同属性（如VRM电压、sink电流） y9 y8 y, H7 C
( R5 p% T% L/ `9 ^/ qPowerTree的导入/导出设置和选项
+ d8 r( d7 Q1 A) [ 该版本中，PowerTree中新增了以下新选项：
* y( f% `% w+ \: P - 起始器件的导入和导出选项（.csv文件）, \3 {3 [5 @' J4 \: w
, N. U L' V/ I+ Y& P# o6 t) |在PowerTree中运行预布局AC仿真 在该版本中，您可以直接在PowerTree中运行AC仿真。
_: {# C8 _* X5 Q: b
! M9 M$ P9 A) l0 l, \ W; U& r- k+ a# k/ I {' t" @
0 S* y) Z3 a- k; {+ H1 r7 W 注意：运行仿真需要OptimizePI的license。
' c" t5 \% y1 f7 a2 G( nPowerTree / DEHDL交叉检测支持 从这个版本开始，在PowerTree中选择一个实例会自动高亮并放大显示DEHDL中相应的实例。这个功能在DEHDL中也是一样的。7 r3 {4 b' I! _
: I3 f! r7 v4 [: u$ I# d( s( L$ \! G5 y) G% z
PowerTree的TCL支持
* h9 h4 |. G8 B1 @( \ 在这个版本中，PowerTree实现了一些新的TCL命令，这些命令有助于自动化以及与其它工具的集成。有关TCL命令的更多信息，请参阅“TCL脚本参考”。* U( h! \' H4 u# [) v( F
9 i5 L! ^! A( s1 y1 x( Y2 W
生成HTML报告
]8 _0 o4 l3 p$ P3 E* l, E 从这个版本开始，仿真之后可以在PowerTree中生成DC和AC的HTML报告。% `& o: j( q* X9 ]2 h- y
, { x* P: @. L
" m8 g) b2 Z! b; d+ Q9 F5 j9 N- V
' v$ \, e7 D! ^' S. \+ v. V
* a4 ]1 B+ h7 G! Y. D6 Q/ _其它的可用性改进& u$ a v7 l! K- f/ Q% V: R1 ` |3 F& V
在该版本中，在PowerTree中添加了以下与可用性有关的改进功能：0 m G( m$ o; o+ H$ Y* a' A: _) {
折叠分支的符号更大 1 s* G" [! `8 Q$ P7 R2 F
( K ~8 j4 |1 o0 ~+ X
* [! v) w1 R+ t1 z4 A \9 g6 M* P
9 z j( L9 T/ w! c2 k2 @
新的缩放区域图标
; ], [( y) `3 l3 |
2 R+ z. w9 Z5 z+ j, x3 W& c0 e
$ l7 a9 r( `; q& r 对去耦电容块的数据提示改进
- Y5 f0 A* E4 f9 E; Y3 X
2 A4 F* |- m0 z1 l
: j: N5 Z: _& a7 K 走线检查改进 ERC - Trace Impedance/Coupling/Reference Check workflow可用于SPEED2000™,PowerSI, Allegro Sigrity™ SI, OrCAD Sigrity ERC。 本节介绍以下走线检查改进功能。
: r8 v; r, a+ _Trace Scaling 支持 Set up ERC Sim Options窗口中添加了Trace Scaling按钮。
( w/ ?) v1 p, q$ h$ ^- b - f8 S2 f9 _+ W) v
对于trace scaling文件的格式，在“导入文件”窗口的Notes部分单击相应的超链接。信息会显示在Trace Scaling Format窗口中。
( L( M* w! u7 n Y6 q/ B. x
7 J1 J3 U6 \% A- I
随着走线宽度的变化，layout中会显示阻抗变化。
[& @; l5 E5 D& w8 ?/ F基于网络的XTalk 现在可以通过在SRC SI Metrics Check中直接调用Level-2仿真来计算和报告基于网络的串扰。
( z& `9 a1 y, V+ M7 a+ r
) Q7 l+ e' p q* e# ?6 T! ?% b" O
( h' C& t- o7 N
: p. m+ n9 x- N" I; [; S欢迎您的评论！
您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。
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发表于 2018-4-9 10:03
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