LOGIC 原理图显示错误

1061652558 · 发表于 2017-1-20 16:50

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元件管脚显示的时候没有挨着外形，是有哪里设计错误了么？？？

CS.Su · 发表于 2017-2-5 15:09

不好看而已，不影响性能

1061652558 · 发表于 2017-2-6 09:01

CS.Su 发表于 2017-2-5 15:097 p- a4 K1 V* y
不好看而已，不影响性能

是不会有影响就是想做到统一格式看起来舒服些，，有招么？？

CS.Su · 发表于 2017-2-6 16:01

1061652558 发表于 2017-2-6 09:01
5 B% r. u/ S4 m是不会有影响就是想做到统一格式看起来舒服些，，有招么？？

要美观就重新编辑下封装就好了

zhangtao2 · 发表于 2017-2-14 14:30

CAE从新修改下就好了

shiyanjun00 · 发表于 2017-4-1 13:58

我来给你做一下解释：
1、首先你要明白原理图库中你每次建库时放置的PIN，来自于哪里？看图：

2、打开这个PIN,明确这个PIN的长度(一般是200mil)、端点用处等因素。看图：

3、你的问题出在CAE Decal阶段，填写了比所用管脚更长的参数。看图即可明白：

填写了与管脚长度一致的距离200mil，正确：

填写了比实际管脚长度长的距离300mil，错误：错误：错误：

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