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楼主: snsArvin
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DDR3仿真

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 楼主| 发表于 2015-2-5 08:57 | 只看该作者
Colin_SI/PI 发表于 2015-1-27 18:18% z, L4 \/ k* ~- u' Q( l
DDR3的时序参数是基于标准负载测试的

+ z, b& e0 o2 f0 V谢谢,关于slew rate和建立保持时间的关系,我还是不太明白:为什么slew rate越大,需要的建立和保持都会变大?
! X8 _% [9 s3 Q% b" x

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 楼主| 发表于 2015-2-5 09:31 | 只看该作者
shark4685 发表于 2015-1-5 16:44
) D0 g: @5 ^- xslew rate越大,相当于信号上升沿约小,所以时序上余量相当于变大了,对应标准就严格。

- ~6 A/ D" @1 H3 N版主,还得麻烦您下,这个问题我还是没太想明白。
6 _5 S) n) V" mslew rate越大,相当于信号上升沿越小,这好理解6 ~, K  F0 t+ [# I( ]' W* Y3 L
但是,时序上升余量变大,这怎么理解?余量大了不是更好么,怎么会要更严格的标准?
9 ^$ c4 m$ z, \* L+ N谢谢!!!
. G7 S$ d' F: G( x

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发表于 2015-2-21 10:09 | 只看该作者
好詳細..感恩

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发表于 2015-2-23 03:58 | 只看该作者
3 Q7 D9 G/ Z) e3 \% S6 |3 V
谢谢

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发表于 2016-8-19 15:14 | 只看该作者
学习了 谢谢

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发表于 2018-6-13 09:46 | 只看该作者
谢谢
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