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Allegro Design Authoring 原理图工具特色:
! Z; e" a0 O3 y" {+ X' U5 B( _1、完全层次化的设计方法
) M S+ V2 O) u; k' S2、多视点(多个窗口显示相同或者不同的电路)
- X- T# n( a/ s% f3、组件浏览和实体元件选择(具有过滤功能的物理元件列表)
% H* W! |2 l% T" G4、项目管理器(统一流程管理,工具的运行设置)
1 e$ u7 @% l' n5、层次管理器(结构管理)/ L8 j: d3 t( X5 t5 t& p
6、直接从原理图生成层次化的VHDL和VERILOG网表格式
8 O5 x5 Q' f! x `) a7、Cadence SKILL 程序语言扩展支持
" D8 X' Y0 L5 C* p8、所有的Allegro PCB Editor产品可以交互设计与交互高亮显示
: Q0 }/ u: K+ ]$ w$ _8 E9、优化算法保证最少的元件使用$ W9 g) v* g7 x# X
10、通过附加工具交互式的来保证原理图与版图的同步 A: `& b8 x" i) p
11、生成标准报告,包括自定制的料单
& q; f8 q, F6 t; \! w12、TTL, CMOS, ECL, Memory, PLD, GaAs, Interface 和 VLSI 库
7 y5 L# Z+ j" o* y! m z13、ANSI/IEEE以及常用符号
1 \ n) ~/ X" q3 l0 [9 e$ EEDIF 原理图与网表接口特性:
J& \, f4 b9 z" H6 o" f1、支持EDIF 3.0.0标准* O1 \+ j ?/ R9 X5 Q+ s7 Q6 Z) R
2、支持平坦化和层次化设计" @# @' t, a! w" ~
3、所有SYMBOL库的转化& q. _6 k8 v& r
4、支持的器件,PIN和对应的MAPPING |
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