关于Verilog中always块敏感信号的疑问与讨论

Haiting32451

现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n) , {1 r7 J' ]( [1 S5 z                if(!Rst_n)begin 5 K- w4 ^9 ~& i, L3 p                        复位语句;                 end                 else begin / h& s5 K8 l: z' |3 T: Y                        语句0； + `6 Y4 @  l7 r3 [' U                end 6 B- C; l: ^% `4 O & b$ a5 M/ v1 d; D) _% ?5 x然后如果我要在敏感信号中添加 上升沿条件1 触发，编译器就会报错？ # J+ h& ~  o( _5 S0 G always@(posedge Sysclk or negedge Rst_n or posedge 条件1)                 if(!Rst_n)begin ( Z( \$ d5 u  x                        复位语句; ' I' R. J1 ^7 \' R: I4 u* j                end - F7 w0 g* y: [! Q% o                else if(条件1) begin ; g- `! M0 p( A& _7 P9 C                        语句0；                 end ) h$ Z- ^. I1 G2 c5 A2 T+ F 5 [9 S. ]  F. t是不是Verilog中，不支持2个 posedge？ 1 d, i* k. N8 P; L! k如果要这么做只能先用assign把信号连起来再写入敏感信号列表？

laurence

虽然verilog这样写没有错，但是考虑一下实际的触发器电路，只有一个时钟和一个异步复位是对边沿敏感的，你再添加信号就没办法综合了。