SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z

mengzhuhao

SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z

* u  U' w; K# m! Y2 i我这我用到的一个器件仿真模型
( e1 }3 T4 ^0 i3 [" o  ^* w4 s但是为何数据线在读的时候是高阻态？

在我的tb文件里面
wire     [15:0] io_Sdram_DQ;
- }7 \4 n* |. J4 }2 q5 H( [我看器件模型里面有存储单位的设置
* |, R2 w2 G# M/ m( C为何写如何的数据读出不对

: M2 g: m  I6 q" n$ s( Y    parameter addr_bits =      12;
    parameter data_bits =      16;
    parameter col_bits  =       8;
6 ~# [2 G2 B' b7 V' c$ y- ?/ |    parameter mem_sizes = 1048575;
. F9 K8 I8 I; \0 b, ?, n# N' d    inout     [data_bits - 1 : 0] Dq;
7 `" n' C0 F% V% @- T4 U: n1 g5 I6 E    input     [addr_bits - 1 : 0] Addr;
8 F& W/ C3 [# {9 e' g( B8 A4 b    input                 [1 : 0] Ba;
; ]; x* m8 O; ?1 R- n+ T/ Z' d) n    input                         Clk;
% ^5 [) v6 z% n! Z6 x* f    input                         Cke;
, o& F! X# X$ S, Z5 n. P8 E  W    input                         Cs_n;
    input                         Ras_n;
    input                         Cas_n;
    input                         We_n;
    input                 [1 : 0] Dqm;
    reg       [data_bits - 1 : 0] Bank0 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank1 [0 : mem_sizes];
* X/ L& \* B; q& W- z    reg       [data_bits - 1 : 0] Bank2 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank3 [0 : mem_sizes];
* D" }" c: \6 n4 W$ a........

zengeronline

inout类型的tb文件要这样搞
wire[7:0] io_Sdram_DQ_wire;
4 _  i# h- R) j% [2 O. qreg[7:0] io_Sdram_DQ_reg;
4 h  L( V& Q- z2 r. Dassign io_Sdram_DQ_wire = (~We_n) ? io_Sdram_DQ_reg : 1'bz;
! ?6 K& `/ s4 T, G1 {: L; ]& Q这样的话在We有效时Dq_wire上是要写入的数据, 在读信号有效时,Dq_wire由读出的数据驱动
' r/ ?' O  t: b& L( f7 s这个是方法,我也是在网上找到后按这个方法仿真双向端口的HDL文件的

mengzhuhao

为何在写的过程 列地址的第一位在最后给写成zzzz了？
见下面的记录
列地址最大255


.....
% |' k, M) b2 V' s+ ^4 bSDRAM_TEST_tb.mt48lc4m16a2 : at time  215250.0 ns WRITE: Bank = 0 Row =    0, Col = 250, Data = 5959
4 Z# u9 o; {; @' b# N' NSDRAM_TEST_tb.mt48lc4m16a2 : at time  215270.0 ns WRITE: Bank = 0 Row =    0, Col = 251, Data = 6868
  |/ Q4 u7 g+ G5 L4 M% L2 A9 \SDRAM_TEST_tb.mt48lc4m16a2 : at time  215290.0 ns WRITE: Bank = 0 Row =    0, Col = 252, Data = 7777
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215310.0 ns WRITE: Bank = 0 Row =    0, Col = 253, Data = 8686
' S' H) B# {$ tSDRAM_TEST_tb.mt48lc4m16a2 : at time  215330.0 ns WRITE: Bank = 0 Row =    0, Col = 254, Data = 9595
# l9 _1 h2 h& j$ Z8 m8 s1 iSDRAM_TEST_tb.mt48lc4m16a2 : at time  215350.0 ns WRITE: Bank = 0 Row =    0, Col = 255, Data = 3434
! t5 `/ j" `& \5 X1 K" Q) `SDRAM_TEST_tb.mt48lc4m16a2 : at time  215370.0 ns WRITE: Bank = 0 Row =    0, Col =   0, Data = zzzz
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220915.0 ns READ : Bank = 0 Row =    0, Col =   0, Data = zzzz
* n1 ^6 f; Y' mSDRAM_TEST_tb.mt48lc4m16a2 : at time  220935.0 ns READ : Bank = 0 Row =    0, Col =   1, Data = 8282
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220955.0 ns READ : Bank = 0 Row =    0, Col =   2, Data = 9191
& t- b5 \8 }: uSDRAM_TEST_tb.mt48lc4m16a2 : at time  220975.0 ns READ : Bank = 0 Row =    0, Col =   3, Data = 3030
% ]9 V  `9 F8 l- c5 v) X( YSDRAM_TEST_tb.mt48lc4m16a2 : at time  220995.0 ns READ : Bank = 0 Row =    0, Col =   4, Data = 4f4f
3 }# |0 g  E0 |! ^SDRAM_TEST_tb.mt48lc4m16a2 : at time  221015.0 ns READ : Bank = 0 Row =    0, Col =   5, Data = 5e5e
SDRAM_TEST_tb.mt48lc4m16a2 : at time  221035.0 ns READ : Bank = 0 Row =    0, Col =   6, Data = 6d6d

mengzhuhao

发现在仿真出来的波形在写与读的开始位置出有点不对劲见附图 那位用过类似器件模型仿真的说说可能的缘故

feihu612

能交流一下吗？告我你的联系方式吗
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