DDR3_DQS0_P不是单向的么?是只由控制器产生的信号吧?

zsuhh

- k2 r/ I4 K0 S, u, F- c1 \4 O
: W! Z' g6 [( P  F为什么在Hyperlynx DDRx Wizard的仿真中, 会出现由DDR3到控制器的仿真结果, 还fail掉了,如下图:
! _' J" @7 U: {2 v3 m# G

+ Z7 u. m8 w5 U& [6 R同一行的错误定位在:
7 S6 Z6 I+ C3 F: X- f
9 f% ^! P$ B! _! L" o

cousins

dqs/dq有write和read cycle
源同步一定要有strobe和data才行。
不要把strobe和clk搞混了。clk是只能input给dram。
) P9 L, {* X( uwrite下dqs to clk时序要求为tdss tdsh
. J$ o- n* F! R: |) z" \  K- x$ oread下 dqs to clk时序要求为tdqsck
$ [2 C2 Y6 G6 }; {9 v. |

zsuhh

完了,我那个仿真fail的问题,是不是影响很大?