有关DDR3设计六层改四层

丫丫 · 发表于 2013-9-9 11:30

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最近遇到DDR3设计，有2片DDR,为了节约成本，六层改四层，布线没有任何改动，都是走表层
叠层改变了，四层 top-gnd-power-bottom 六层 top-gnd-L-power-gnd-bottom
data 高八位打孔翻层
data低8为，top层

仿真出来的眼图

丫丫 · 发表于 2013-9-9 11:33

分析原因 DATA高八位的参考层的问题，难道差别就这么大吗？有这方面设计经验的，希望可以指点迷津

风刃 · 发表于 2013-9-15 12:05

丫丫发表于 2013-9-9 11:33
9 u, c* Y1 O3 L分析原因 DATA高八位的参考层的问题，难道差别就这么大吗？有这方面设计经验的，希望可以指点迷津

有串扰，有噪声，可能是线间距和回流平面的问题吧。

风刃 · 发表于 2013-9-15 12:06

日月光也搞PCB设计？

丫丫 · 发表于 2013-9-17 10:01

风刃发表于 2013-9-15 12:06
1 p# g. D5 C) j日月光也搞PCB设计？

帮忙做SI/PI仿真

丫丫 · 发表于 2013-9-17 10:04

风刃发表于 2013-9-15 12:05* I$ p- ~7 m2 c" g
有串扰，有噪声，可能是线间距和回流平面的问题吧。

间距，平面都注意了，都是大面积铜，唯一差别就是参考平面层，不知道你有没有遇到这种问题，data参考平面选GND比VDD好，GND相对稳定一些

风刃 · 发表于 2013-9-17 22:05

丫丫发表于 2013-9-17 10:04
" G s/ `, x$ ]* Z8 m- s$ Z间距，平面都注意了，都是大面积铜，唯一差别就是参考平面层，不知道你有没有遇到这种问题，data参考平面 ...

在信号的回流路径上，也要注意干扰。

风刃 · 发表于 2013-9-17 22:17

风刃发表于 2013-9-17 22:05
2 \* U; o4 x5 U3 K3 {在信号的回流路径上，也要注意干扰。

四层板啊，这些问题应该也比较好控制的。

semisky100 · 发表于 2014-1-23 14:52

撸主找到问题原因没有呢？求分享

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