LOGIC 原理图显示错误

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元件管脚显示的时候 没有挨着外形，是有哪里设计错误了么？？？
' b# v- {/ ?0 A: Z: U3 @' P

CS.Su

不好看而已，不影响性能

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CS.Su 发表于 2017-2-5 15:09
! ]/ {8 E; i* h! X$ T* q6 X2 ~不好看而已，不影响性能

  F! f5 _" P9 e. K  }& _是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？

CS.Su

1061652558 发表于 2017-2-6 09:01
是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？

5 f3 x  o" ]/ L1 F/ n; j要美观就重新编辑下封装就好了

zhangtao2

CAE从新修改下就好了

shiyanjun00

我来给你做一下解释：
1、首先你要明白原理图库中你每次建库时放置的PIN，来自于哪里？看图：

! e8 ]  W) V7 u2 c8 G4 `


* G/ u8 ?8 s% X. @% h' J2、打开这个PIN,明确这个PIN的长度(一般是200mil)、端点用处等因素。看图：
7 }2 ]! U6 z0 F/ s8 E" u& Q
, N. l1 Q8 {( [, N
3、你的问题出在CAE Decal阶段，填写了比所用管脚更长的参数。看图即可明白：

* C: }5 i! @- A9 K- h# a
           填写了与管脚长度一致的距离200mil，正确：
               
  F# a9 H7 u/ O* Z. G& o, ^3 ^
         
# G- e: s* H/ O& Y# t9 @           填写了比实际管脚长度长的距离300mil，错误：错误：错误：

5 _- ?( j. X3 f  F* O


5 Z: C1 E. e2 Y* U: C+ T5 ^