LOGIC 原理图显示错误

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元件管脚显示的时候 没有挨着外形，是有哪里设计错误了么？？？

CS.Su

不好看而已，不影响性能

1061652558

CS.Su 发表于 2017-2-5 15:09
4 B* p/ M# e. ]  H4 A不好看而已，不影响性能

$ _+ b7 k) h( {% w( f* Z4 V是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？

CS.Su

1061652558 发表于 2017-2-6 09:01
是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？

# K% o! D. j1 E5 t& [: g8 C要美观就重新编辑下封装就好了

zhangtao2

CAE从新修改下就好了

shiyanjun00

我来给你做一下解释：
7 Y1 i. N1 }1 ]: q! z" w1、首先你要明白原理图库中你每次建库时放置的PIN，来自于哪里？看图：
8 }2 }4 }9 R' a6 O, b! ^* I4 _

$ b5 E5 G- s( J, T8 ]' b" R

$ I8 G; i5 |. s" v, B& p2、打开这个PIN,明确这个PIN的长度(一般是200mil)、端点用处等因素。看图：


6 p5 `( Z& T1 n6 Z* a+ q/ p3 |3、你的问题出在CAE Decal阶段，填写了比所用管脚更长的参数。看图即可明白：

0 l) x7 v$ K2 U" q! J/ Y" Y
           填写了与管脚长度一致的距离200mil，正确：
3 T: J1 z; v6 U$ W" D3 {               
' b6 w0 y& m+ o" B& M- j
& b' ^5 f7 q, {9 k: k1 u         
           填写了比实际管脚长度长的距离300mil，错误：错误：错误：
+ K  q6 l' p+ c4 X7 H
( a4 S' g2 U$ d. a5 L


0 A0 Q0 H1 J- A0 F