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自己叠了个22层板 板厂说不合理 请高手指正

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发表于 2015-9-10 17:34 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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 楼主| 发表于 2015-9-11 17:18 | 只看该作者
本帖最后由 65770096 于 2015-9-11 17:24 编辑
% \3 q' F0 z7 a$ h
cloudy19880824 发表于 2015-9-11 16:12
* C. r1 G. Q8 v恩,是的,即便用3.8的介电常数这个阻抗还是到不了90欧。; g9 x2 R. ?+ s
当然了,如果只有G02作为参考曾,G04不作为参 ...

; H% _* `- |6 A* @  ]& E( l只参考g02不参考g04有100欧姆这个是理论值吗?只是计算的时候选择不同的模型?: \+ p  l4 R: T
例如下图这种?能不能把你计算的模型和数值截图看看,只参考g02的和两面都参考的这两种的。
/ V3 x& E' M+ b$ e板子上实际的情况哪条线的阻抗是多少不应该是一个固定的值吗?信号线不是和他的上下面都会有关系的吗?
6 g! |: z- L' a& C; S. e0 e0 L* M$ e# h9 ^! Y0 M

3 }% L" c5 Z/ W0 A8 s

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仅供参考,如有不合理的地方也请指正  详情 回复 发表于 2015-9-14 10:00

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 楼主| 发表于 2015-9-10 18:08 | 只看该作者
本帖最后由 65770096 于 2015-9-10 18:10 编辑
- a$ a; p' D0 n; s
ibe3250 发表于 2015-9-10 18:047 @6 ]* h4 ^4 q0 T2 o
叠层没问题,是不是加工厂没有22层的叠加或阻抗的控制能力.LZ曝料下
) x. \+ Y( \8 ^( |' h# l9 n- L) u
是不是我的top和g02 g02和g03之间都用的pp的问题?应该是top和g02之间pp然后依次是core-pp-core这样下去  到最后g21和bottom之间用pp?4 q' K4 ?$ t! Y7 [& W
一般的常规板子的压合是不是应该只有top bottom用pp  中间的都是core-pp-core这样的?例如上面的22层的 对称的板子  中间两层电源
( d9 k( ^0 B( G$ [" a8 e" O+ s* y6 r' o2 [$ t- J3 \

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发表于 2015-9-14 12:39 | 只看该作者
65770096 发表于 2015-9-14 10:44) X# v6 K# W5 v. U$ _- q5 q' y$ {: }
第一张图第二张图的区别在哪  不是都参考的下面的平面吗?而且上面都没东西啊,我之前问过有人说是走线梯 ...
7 w7 A2 C2 {* V% j9 n2 Y
对的,两个图的区别就是一个是参考G02,一个参考G04,因为铜箔是附着在core上的,腐蚀的时候从上向下,所以肯定是宽的一面是core,由于SI9000都把参考层放在了下面,只是通过梯形的方向来区分就好
, [$ H) D7 E; C! }" k- ~

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发表于 2015-9-10 17:43 | 只看该作者
不合理能具体点吗?过于笼统不好分析 9 O* N0 r% @- |

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 楼主| 发表于 2015-9-10 17:47 | 只看该作者
就说不合理,我也搞不清楚。22层 2.2mm厚的板子  叠层顺序就是上面的那样,你能看出来哪不好吗?

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发表于 2015-9-10 22:10 | 只看该作者
走线太细,间距太开,差分线都快赶上单端了

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那判定差分还是单端是不是应该有个标准,比如间距大于多少,或线宽的范围?  详情 回复 发表于 2015-9-11 09:33

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发表于 2015-9-11 00:03 | 只看该作者
确实有一些不符合常规。如果不是HDI板的话,一般G02到S03使用的是core,这样比较方便些。至于其他的应该问题都不大。另外有可能是楼上讲的,你问的板厂做不了这个板子

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常规的做法是不是top bot用的是pp 其他都是core 然后用pp连在一起?  详情 回复 发表于 2015-9-11 09:34

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 楼主| 发表于 2015-9-11 09:33 | 只看该作者
True 发表于 2015-9-10 22:10- A$ M+ U( F  m6 }( ~
走线太细,间距太开,差分线都快赶上单端了
% h4 [; T; G$ F: F  a/ L6 @8 ^+ e
那判定差分还是单端是不是应该有个标准,比如间距大于多少,或线宽的范围?$ z; ]2 x/ W' B

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间距大,差分线的耦合很弱了,线宽这么细,阻抗会差得很。 线宽这么细,损耗也非常大。标准倒没有看到, 还有 PP在上下层,还要买铜泊。  详情 回复 发表于 2015-9-11 11:23

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 楼主| 发表于 2015-9-11 09:34 | 只看该作者
菩提老树 发表于 2015-9-11 00:03! Q+ _- G- q# Z; r( ]! R2 P
确实有一些不符合常规。如果不是HDI板的话,一般G02到S03使用的是core,这样比较方便些。至于其他的应该问 ...
% m1 j/ p% A* F0 B
常规的做法是不是top bot用的是pp  其他都是core 然后用pp连在一起?
: q  x0 e# c) v, F6 n3 b

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没错,确实如你所说,但是你现在的却不是那样的  详情 回复 发表于 2015-9-11 12:48

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发表于 2015-9-11 11:23 | 只看该作者
65770096 发表于 2015-9-11 09:33
5 u! U9 l/ ~# p% X9 R, s那判定差分还是单端是不是应该有个标准,比如间距大于多少,或线宽的范围?

+ W6 K& u' R0 {* D+ l间距大,差分线的耦合很弱了,线宽这么细,阻抗会差得很。 线宽这么细,损耗也非常大。标准倒没有看到, 还有  PP在上下层,还要买铜泊。

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发表于 2015-9-11 12:48 | 只看该作者
65770096 发表于 2015-9-11 09:34
& `) s; K% E3 T0 z/ F常规的做法是不是top bot用的是pp  其他都是core 然后用pp连在一起?
4 ^8 a6 [& s0 Y9 G6 o
没错,确实如你所说,但是你现在的却不是那样的

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非常感谢!  详情 回复 发表于 2015-9-11 13:00

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 楼主| 发表于 2015-9-11 13:00 | 只看该作者
菩提老树 发表于 2015-9-11 12:48
/ V/ r: G- G0 w6 p1 Z没错,确实如你所说,但是你现在的却不是那样的

4 I6 ]( U; _1 J, E/ F* F+ w3 x非常感谢!
$ V/ b  @! @$ x# C8 i

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发表于 2015-9-11 15:01 | 只看该作者
确实感觉这个线宽和线距,在当前的叠层下无法达到100欧的阻抗,大概也就80欧左右吧

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你们都是polar算的吗?  详情 回复 发表于 2015-9-11 15:59

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 楼主| 发表于 2015-9-11 15:59 | 只看该作者
cloudy19880824 发表于 2015-9-11 15:01
' ?& o1 J8 f8 b" c; r确实感觉这个线宽和线距,在当前的叠层下无法达到100欧的阻抗,大概也就80欧左右吧
0 P6 I- W) f" S
你们都是polar算的吗?) z; `2 d# P3 I% d

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恩,是的,即便用3.8的介电常数这个阻抗还是到不了90欧。 当然了,如果只有G02作为参考曾,G04不作为参考的话倒是有可能达到100欧左右  详情 回复 发表于 2015-9-11 16:12

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发表于 2015-9-11 16:12 | 只看该作者
65770096 发表于 2015-9-11 15:59
8 v7 U% X! D, m6 B( `# D& ~0 G你们都是polar算的吗?

8 l8 P4 ?5 X. v4 h9 A# Y恩,是的,即便用3.8的介电常数这个阻抗还是到不了90欧。
1 p! j9 Y$ V! w) C: |; F5 N当然了,如果只有G02作为参考曾,G04不作为参考的话倒是有可能达到100欧左右5 l3 Z1 ]) m4 u2 f/ {

5 q% H5 H" I7 r

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只参考g02不参考g04有100欧姆这个是理论值吗?只是计算的时候选择不同的模型?板子上实际的情况哪条线的阻抗是多少不应该是一个固定的值吗?  详情 回复 发表于 2015-9-11 17:18
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