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自己叠了个22层板 板厂说不合理 请高手指正

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发表于 2015-9-10 17:34 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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 楼主| 发表于 2015-9-11 17:18 | 只看该作者
本帖最后由 65770096 于 2015-9-11 17:24 编辑
/ U5 o' U# Y& `* W
cloudy19880824 发表于 2015-9-11 16:12, k+ q$ e& y4 p
恩,是的,即便用3.8的介电常数这个阻抗还是到不了90欧。$ O7 t8 X+ p) B
当然了,如果只有G02作为参考曾,G04不作为参 ...

8 Q( _9 H9 \8 ~/ p只参考g02不参考g04有100欧姆这个是理论值吗?只是计算的时候选择不同的模型?
! z7 J4 S& f9 Y7 l( ^9 d: q( r. |例如下图这种?能不能把你计算的模型和数值截图看看,只参考g02的和两面都参考的这两种的。
" r3 _, N" z% A5 E8 u  k板子上实际的情况哪条线的阻抗是多少不应该是一个固定的值吗?信号线不是和他的上下面都会有关系的吗?
& h* S7 t; w7 p
9 ^) C+ r7 r% u* H" C
, t! j' j; G2 b9 P5 w8 D+ v

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仅供参考,如有不合理的地方也请指正  详情 回复 发表于 2015-9-14 10:00

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 楼主| 发表于 2015-9-10 18:08 | 只看该作者
本帖最后由 65770096 于 2015-9-10 18:10 编辑
1 c' l" ~4 N1 n- J3 Z
ibe3250 发表于 2015-9-10 18:04
% {+ d. O6 p! z, Q4 d$ ^4 \6 z" `叠层没问题,是不是加工厂没有22层的叠加或阻抗的控制能力.LZ曝料下
) k0 @/ `+ E3 Y  g3 W# v# L$ R
是不是我的top和g02 g02和g03之间都用的pp的问题?应该是top和g02之间pp然后依次是core-pp-core这样下去  到最后g21和bottom之间用pp?
  V4 ?/ {: u# P! _! ?8 R2 \一般的常规板子的压合是不是应该只有top bottom用pp  中间的都是core-pp-core这样的?例如上面的22层的 对称的板子  中间两层电源
5 x. r) X; {9 J; m& F1 S6 T& O) {# `7 f
/ {8 m  v6 g9 M3 Y

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发表于 2015-9-14 12:39 | 只看该作者
65770096 发表于 2015-9-14 10:44
+ {' j+ l  R' b/ @- c第一张图第二张图的区别在哪  不是都参考的下面的平面吗?而且上面都没东西啊,我之前问过有人说是走线梯 ...

, L; F; e; |9 m# V( Y对的,两个图的区别就是一个是参考G02,一个参考G04,因为铜箔是附着在core上的,腐蚀的时候从上向下,所以肯定是宽的一面是core,由于SI9000都把参考层放在了下面,只是通过梯形的方向来区分就好
- J# H7 g: |' Q% r( y

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发表于 2015-9-10 17:43 | 只看该作者
不合理能具体点吗?过于笼统不好分析   v4 T% p6 D& |3 M, F; v

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 楼主| 发表于 2015-9-10 17:47 | 只看该作者
就说不合理,我也搞不清楚。22层 2.2mm厚的板子  叠层顺序就是上面的那样,你能看出来哪不好吗?

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发表于 2015-9-10 22:10 | 只看该作者
走线太细,间距太开,差分线都快赶上单端了

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那判定差分还是单端是不是应该有个标准,比如间距大于多少,或线宽的范围?  详情 回复 发表于 2015-9-11 09:33

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发表于 2015-9-11 00:03 | 只看该作者
确实有一些不符合常规。如果不是HDI板的话,一般G02到S03使用的是core,这样比较方便些。至于其他的应该问题都不大。另外有可能是楼上讲的,你问的板厂做不了这个板子

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常规的做法是不是top bot用的是pp 其他都是core 然后用pp连在一起?  详情 回复 发表于 2015-9-11 09:34

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 楼主| 发表于 2015-9-11 09:33 | 只看该作者
True 发表于 2015-9-10 22:10! F" A" W  t. o0 Q6 Y* Y
走线太细,间距太开,差分线都快赶上单端了

6 R. V: }$ j6 q那判定差分还是单端是不是应该有个标准,比如间距大于多少,或线宽的范围?
/ S2 `4 b' e0 Z0 s  V# ~

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间距大,差分线的耦合很弱了,线宽这么细,阻抗会差得很。 线宽这么细,损耗也非常大。标准倒没有看到, 还有 PP在上下层,还要买铜泊。  详情 回复 发表于 2015-9-11 11:23

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 楼主| 发表于 2015-9-11 09:34 | 只看该作者
菩提老树 发表于 2015-9-11 00:03
- F* {' ^6 U3 l  l* m) Z确实有一些不符合常规。如果不是HDI板的话,一般G02到S03使用的是core,这样比较方便些。至于其他的应该问 ...
# V: q0 c! d6 S( n3 l, [
常规的做法是不是top bot用的是pp  其他都是core 然后用pp连在一起?
" d% M8 h4 M$ `! q

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没错,确实如你所说,但是你现在的却不是那样的  详情 回复 发表于 2015-9-11 12:48

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发表于 2015-9-11 11:23 | 只看该作者
65770096 发表于 2015-9-11 09:338 V; B0 X6 V/ v" `9 p
那判定差分还是单端是不是应该有个标准,比如间距大于多少,或线宽的范围?
. |, K1 P* q* K5 z$ [3 E
间距大,差分线的耦合很弱了,线宽这么细,阻抗会差得很。 线宽这么细,损耗也非常大。标准倒没有看到, 还有  PP在上下层,还要买铜泊。

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发表于 2015-9-11 12:48 | 只看该作者
65770096 发表于 2015-9-11 09:34
- T# K1 |- S' F0 ?常规的做法是不是top bot用的是pp  其他都是core 然后用pp连在一起?

% q, W0 s" K& q+ Y4 x/ A5 k没错,确实如你所说,但是你现在的却不是那样的

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非常感谢!  详情 回复 发表于 2015-9-11 13:00

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 楼主| 发表于 2015-9-11 13:00 | 只看该作者
菩提老树 发表于 2015-9-11 12:48
' X. g$ P  [& j5 K没错,确实如你所说,但是你现在的却不是那样的
/ e3 t7 ^' m; w2 f# v. L4 J8 o
非常感谢!4 b& v+ q) I$ K+ p( G; H$ {

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发表于 2015-9-11 15:01 | 只看该作者
确实感觉这个线宽和线距,在当前的叠层下无法达到100欧的阻抗,大概也就80欧左右吧

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你们都是polar算的吗?  详情 回复 发表于 2015-9-11 15:59

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 楼主| 发表于 2015-9-11 15:59 | 只看该作者
cloudy19880824 发表于 2015-9-11 15:01- S1 d  I% w& S8 E
确实感觉这个线宽和线距,在当前的叠层下无法达到100欧的阻抗,大概也就80欧左右吧
8 H, ]2 |, A+ I, B9 W; U
你们都是polar算的吗?2 C, w: d5 ]% F6 A

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恩,是的,即便用3.8的介电常数这个阻抗还是到不了90欧。 当然了,如果只有G02作为参考曾,G04不作为参考的话倒是有可能达到100欧左右  详情 回复 发表于 2015-9-11 16:12

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65770096 发表于 2015-9-11 15:597 J. c2 F1 @2 [; d8 u* |, j
你们都是polar算的吗?

0 h- N) s( Y" x# z0 f9 p0 \恩,是的,即便用3.8的介电常数这个阻抗还是到不了90欧。
3 B8 d  o5 Z5 [# r6 ]6 O5 ^( j3 V当然了,如果只有G02作为参考曾,G04不作为参考的话倒是有可能达到100欧左右3 i2 v1 j) [- h' c& [5 E# H

! z( T1 [( `( ^2 f' @

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只参考g02不参考g04有100欧姆这个是理论值吗?只是计算的时候选择不同的模型?板子上实际的情况哪条线的阻抗是多少不应该是一个固定的值吗?  详情 回复 发表于 2015-9-11 17:18
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